Aplicatii ale circuitelor integrate digitale

Aplicatii cu circuite logice combinationale

1 Sumatoare binare

Circuitele de insumare binara se pot realiza cu semisumatoare (notate 1/2 S), care au doua intrari A si B, corespunzatoare numerelor binare de adunat si iesirile formate din bitul-suma S si bitul de transport T (A si B sunt numere binare cu un singur rang). In figura 1 (a) este reprezentata schema logica a unui semisumator format, de exemplu dintr-unul din ce-le patru circuite cc functia SUMA MODULO 2 ( ) continute de circuitul integrat din seria TTL tip CDB 486 (SN 7486) si o poarta logica SI, care apartine circuitului integrat CDB 408 (SN 7408). Din seria CMOS se pot utiliza MMC 4030/4070 ( ) respectiv MMC 4019 (SI).

Tabelul de adevar sau de functionare este dat in figura 1(b), iar simbolul unui se-misumator in figura 1(c).

Practic, operatia de adunare a doua numere binare A_i si B_i (cu cate un rang) se efectu-eaza cu sumatoare complete (SC), fiecare sumator fiind format din doua semisumatoare, nota-te 1/2 S respectiv 1/2 S si o poarta logica SAU (figura 2(a)).

Din tabelul de adevar (figura 2(b)) reiese ca un sumator complet pentru un rang are trei intrari: intrarile de date A_i si B_i si bitul de transport de la etajul anterior T_i, precum si doua iesiri: S_i (suma corecta) si T_i (bitul real de transport).

Functionarea sumatorului poate fi descrisa in trei etape:

se aduna A_i cu B_i, obtinandu-se rezultatele intermediare (suma) si (transport).

- se aduna cu T_i, in urma careia rezulta suma corecta S_i si bitul intermediar de trans-port .

- se aduna cei doi biti intermediar de transport, si , astfel ca la iesirea portii logi-ce se obtine bitul real de transport T_i .

Pentru adunarea numerelor binare cu mai multe ranguri, se inseriaza un numar de su-matoare complete, egal cu numarul rangurilor. In figura 3 este prezentat un sumator para-lel pentru numere binare cu cate opt ranguri, care se noteaza A7 : 0 si B7 : 0.

La iesirile sumatoarelor se obtine suma: S + S + S + S + S + S + S + S si trans-portul T . Practic, acest sumator se poate construi de exemplu cu doua circuite integrate tip CDB 483 (SN 7483), care reprezinta sumatoare complete pe 4 biti (ranguri).

Prin completarea schemei sumatorului cu circuite logice suplimentare, asupra operanzi-lor binari se pot efectua si alte operatii aritmetice si logice. Selectia operatiilor se realizeaza cu ajutorul semnalelor de comanda. Un astfel de circuit complet sta la baza UAL (Unitatea Aritmetica Logica).

2 Codificatoare

Un codificator transforma un caracter uzual (litera, cifra, semn de punctuatie sau semn algebric) in cuvant binar.

In figura 4(a) este dat un codificator de adresa CA, care are 7 intrari (A , ., A ) si 3 iesiri: f , f , f .

Functionare. Daca o intrare A_i, 0 i 6, se gaseste in starea logica 1, iar celelalte in trari sunt in starea 0, atunci iesirile furnizeaza codul binar al numarului zecimal i. De exem-plu, daca este necesara codificarea cifrei zecimale 1, reprezentat in baza 10 prin 1 , la intra-rile circuitului ajunge combinatia A A A A A A A = 0 0 0 0 0 0 1, astfel ca la iesiri va apare combinatia f f f = 0 0 1 etc. - vezi tabelul de adevar din figura 4(b).

Pentru a implementa un asemenea codifica cator cu porti logice, din tabelul de adevar se ob-serva mai intai ca daca una din intrarile A , A , A sau A este in starea 1, atunci si iesirea f = 1. De asemenea, daca A A A A = 0 0 0 0 atunci si f = 0. Rezulta ca pentru implementarea functiei f se poate utiliza o poarta logica SAU cu 4 intrari A , A , A , A (figura 5). In mod analog se in-troduce poarta logica SAU cu intrarile A , A , A , A si iesirea f , precum si poarta logica SAU cu intrarile A , A , A , A si iesirea f .

Din examinarea tabelului de adevar din fi-gura 4(b) se constata ca sunt inscrise numai 7 combinatii ale intrarilor, din cele 2 = 128 com-binatii posibile. Aceasta observatie arata de fapt si dezavantajul codificatorului: nu se poate aduce niciodata simultan pe doua sau mai multe intrari nivelul logic 1. In caz contrar iesirea f f f ar avea o combinatie neconforma cu tabelul de adevar. De exemplu, daca A A A A A A A = 0 0 0 0 0 1 1 atunci, pe baza schemei din figura 5, ar rezulta f f f = 0 1 1. Aceasta combinatie a iesirii ar corespunde (conform tabelului) unui cuvant binar la intrare de forma A A A A A A A = 0 0 0 0 1 0 0. Dar, intrarea A nici nu a fost macar activata (adi-ca trecuta pe nivelul logic 1), aceasta stare fiind prezenta numai la intrarile A si A .

Dezavantajul mentionat mai sus se poate elimina atunci cand se utilizeaza un codifica-tor prioritar. Astfel, se considera ca o intrare A_j are o prioritate mai mare decat intrarea A_k daca j > k. In acest caz intrarea A are cea mai mare prioritate iar A cea mai mica.

Revenind la combinatia A A A A A A A = 0 0 0 0 0 1 1 analizata anterior, acum va fi luata in consideratie starea A A A A A A A = 0 0 0 0 0 1 0 deoarece A > A , astfel ca la iesiri va aparea starea corecta f f f = 0 1 0.

Codificatorul din figura 5 se poate realiza cu portile SAU din circuitul MMC 4072.

3 Decodificatoare

Decodificatorul este un circuit logic care transforma o informatie dintr-un anumit cod in alt cod recunoscut de receptor. Se vor analiza decodificatoare care efectueaza convertirea din cod binar in cod zecimal (DB-Z), decodificatoare pentru trecerea din "zecimal codat bi-nar" (BCD - Binary Coded Decimal - vezi si 3.2) in cod zecimal (DBCD-Z) si decodi-ficatoare care transforma codul BCD in cod "7 segmente" (DBCD-7).

3.1 Decodificatoare din cod binar in cod zecimal

A) Reprezentarea decodificatoarelor din cod binar in cod zecimal

Aceste decodificatoare dispun de n intrari de selectie (I_n , I_n , ., I , I ) si 2ⁿ iesiri f_i (i = 2ⁿ-1, 2ⁿ-2, ., 2 , 2 ). Intrarea I_n reprezinta cea mai semnificativa intrare de selectie.

Modul cum se realizeaza decodificarea este ilustrat in figura 6. Tabelul de adevar din figura 6(b) este reprezentat pentru n = 3.

In cazul general, daca numarul binar (I_n , I_n , ., I , I ) este egal cu numarul zecimal (k) (0 k 2ⁿ-1), atunci iesirea f_k = 1 (este activata), iar restul iesirilor este in starea 0 (ie- siri inactive). Se spune ca decodificatorul binar-zecimal (DB-Z) este activ pe nivelul logic 1,

deoarece iesirea este in 1 corespunzatoare combinatiei de la intrare pe care o decodifica.

De exemplu, daca decodificatorul are doua intrari de selectie, I - cea mai semnificativa si I , atunci iesirile f_i sunt in numar de 2 = 4, notate f f f f .

Secventele de functionare sunt:

- daca I I = 0 0 atunci f f f f = 0 0 0 1, deoarece (00) = (0)

- daca I I = 0 1 atunci f f f f = 0 0 1 0, deoarece (01) = (1)

- daca I I = 1 0 atunci f f f f = 0 1 0 0, deoarece (10) = (2)

- daca I I = 1 1 atunci f f f f = 1 0 0 0, deoarece (11) = (3) .

Observatie. Decodificatorul realizeaza functia inversa functiei pe care o elaboreaza co-dificatorul de adresa.

Decodificatorul binar-zecimal (DB-Z) din figura 7 este activ pe nivel logic 0, adi-ca iesirea care decodifica combinatia corespunzatoare aplicata intrarilor de selectie trece (se ac-tiveaza) in starea 0 cand se produce operatia de decodificare, restul iesilor fiind pe nivel 1.

De exemplu, daca decodificatorul are doua intrari de selectie (I si I ) respectiv iesirile f f f f atunci rezulta urmatoarele secvente de functionare:

- daca I I = 0 0 atunci f f f f = 1 1 1 0, deoarece (00) = (0)

- daca I I = 0 1 atunci f f f f = 1 1 0 1, deoarece (01) = (1)

- daca I I = 1 0 atunci f f f f = 1 0 1 1, deoarece (10) = (2)

- daca I I = 1 1 atunci f f f f = 0 1 1 1, deoarece (11) = (3) .

Decodificatorul cu n intrari de selectie si 2ⁿ iesiri se mai numeste si "decodificator 1 din 2ⁿ", deoarece se activeaza numai o singura iesire care depinde de nivelele logice aplicate la intrarile de selectie.

B) Proiectarea cu porti logice a decodificatoarelor binar-zecimal

Implementarea portilor logice pentru realizarea decodificatorului consta in parcurgerea etapelor corespunzatoare sintezei circuitelor logice combinationale atunci cand se cunosc sta-rile intrarilor si iesirilor ( .

Exemplul 1. Sa se sintetizeze cu porti logice un decodificator binar-zecimal activ pe nivel logic 0 si care are trei intrari de selectie (I , I , I ).

R 1. Schema-bloc este analoga cu cea prezentata in figura 6.7(a), cu mentiunea ca intrarile de selectie sunt I , I si I , iar iesirile se noteaza cu f , f , f , f f , f , f si f . Aceste notatii se regasesc si in tabelul de adevar din figura 7(b) al noului decodificator .

Se construiesc diagramele Karnaugh corespunzatoare celor opt iesiri (figura 8(a)).

In urma efectuarii minimizarii functiilor logice de iesire se obtin expresiile:

(1)

Aceste functii se pot implementa direct cu porti de tip NU (CDB 404/MMC 4049) si cu porti SAU cu cate doua intrari (CDB 432/MMC 4075).

Daca se utilizeaza porti logice SI-NU in locul portilor SAU se tine cont de faptul ca re-latia lui De Morgan:

(2) ,

se poate scrie (dupa negarea ei) sub forma:

(3) .

Se aplica aceasta forma relatiilor (6.1). Rezulta:

(4)

Schema logica a decodificatorului cu portile logice SI-NU (CDB 410/MMC 4023) care realizeaza functiile logice (4) este data in figura 8.(b).

C) Implementarea functiilor logice cu ajutorul decodificatoarelor binar-zecimal

Din tabelul de adevar al decodificatorului binar-zecimal activ pe nivel logic 1 (figura 6(b)) se constata ca iesirea f ia valoarea 1 numai daca intrarile de selectie sunt in starea: I_n I_n . I I = 0 0 . 0 0, in caz contrar avand valoarea 0. Functia f se poate considera un termen ce se poate reprezenta in forma canonica disjunctiva, constituind astfel minterme-nul (termen canonic conjuctiv/termen minimal) P :

(6.5) P = . ,

deoarece variabilele (intrarile de selectie) care au in combinatia respectiva valoarea 0 se scriu negate (vezi 2.5.2.1(1))

In mod asemanator se scrie si mintermenul P , care corespunde iesirii f atunci cand cuvantul de intrare este I_n I_n . I I = 0 0 . 0 1:

(6.6) P = . etc.

Deci, in general iesirea f_k implementeaza mintermenul P_k (0 k 2ⁿ-1).

In cazul decodificatorului binar-zecimal activ pe nivel logic 0 (figura 7), se deduce ca iesirea f_k implementeaza termenul (0 k 2ⁿ-1), care este complementar mintermenu-lui P_k de mai sus.

Deoarece o functie logica cu n variabile (intrari) se poate scrie sub forma unei sume lo-gice de mintermeni, rezulta ca acea functie logica poate fi realizata cu un decodificator binar-zecimal cu n intrari de selectie si cu o poarta logica, poarta ce va implementa suma logica a mintermenilor.

Exemplul 2. Sa se implementeze cu ajutorul unui decodificator binar-zecimal (ac-tiv pe nivel logic 1) functia y (x , x , x ) al carei tabel de adevar este dat in figura 9(a).

R 2. Cele trei intrari de selectie I , I si I ale decodificatorului corespund variabi-lelor de intrare x (cea mai semnificativa), x si x .

Pe baza tabelului de adevar se construieste diagrama Karnaugh din figura 9 (b), cu ajutorul careia se efectueaza operatia de minimizare, astfel ca functia de iesire y va fi:

(7) y = .

Se constata ca expresia (7) este totodata si forma canonica disjunctiva a functiei y.

Din tabelul de adevar se constata ca cei doi termeni ai functiei minimizate y corespund mintermenilor P (implementat de iesirea f ), respectiv P (implementat de iesirea f ); deci:

(8) y = P + P .

Aceasta functie se obtine la iesirea unei porti logice SAU (CDB 432/MMC 4075), ale carei intrari sunt conectate la iesirile f respectiv f ale decodificatorului (figura 9(c)).

Exemplul 3. Sa se implementeze cu ajutorul unui decodificator binar-zecimal (ac-tiv pe nivel logic 0) functile y (x , x , x ) si y (x , x , x ) ale caror tabele de adevar sunt date in figura 10(a).

R 3. Intrarile de selectie I , I si I ale decodificatorului corespund variabilelor de intrare x (cea mai semnificativa), x si x .

Din diagramele Karnaugh (figura 10(b)) se obtin expresiile minimizate ale celor doua iesiri:

(9) y = ; y = .

Formele canonice disjunctive ale functiilor de iesire se determina astfel:

y = =

y = = ,

(10)

Daca se folosesc porti logice SI-NU pe iesirile decodificatorului, atunci se aplica rela-tiile (2) respectiv (3) in ecuatiile sistemului de mai sus, obtinandu-se formele negate:

(11)

si dublu negate:

(12)

Implementarea functiile logice de iesire y si y este reprezentata de schema logica din figura 10(c).

3.2 Decodificatoare din "zecimal codat binar" (BCD)

in cod zecimal (DBCD-Z)

Codul "zecimal codat binar" (BCD - Binary Coded Decimal) consta in transformarea unei cifre zecimale de la 0 la 9 in cod binar cu patru ranguri: 2 , 2 , 2 , 2 .

Decodificatoarele utilizate in acest scop au 4 intrari binare D, C, B, A (2 , 2 , 2 , 2 ) si 10 iesiri in cod zecimal f , f , f , f , f , f , f , f , f , f . Ele pot fi active (la iesiri) pe nivel logic 0 (figura 11(a) pentru CDB 442), sau pe nivel logic 1 (figura 11(b) pentru cir- cuitul MMC 4028). Intrarile corespund la 16 combinatii (n = 4), dar se folosesc in mod obis-nuit numai primele 10 pentru decodificarea numerelor zecimale de la 0 la 9. De asemenea, ambele decodificatoare se pot utiliza si ca decodificatoare din BCD in cod octal, atunci cand intrarea D este in starea logica 0 (pentru a se decodifica numai primele 8 numere zecimale), precum si in operatiile de demultiplexare (vezi si 5).

In figura 11(c) este dat tabelul de adevar pentru decodificatorul activ pe nivel logic 0 (CDB 442), in care sunt marcate ultimele 6 combinatii care nu se utilizeaza, precum si pri-mele 8 combinatii necesare codului octal de reprezentare. Pentru decodificatorul activ pe ni-vel logic 1 tabelul de adevar se construieste in mod asemamator, cu deosebirea ca iesirea care decodifica se afla in starea logica 1 iar restul iesirilor in starea logica 0.

3.3 Decodificatoare din "zecimal codat binar" (BCD) in cod "7 segmente"

Aceste decodificatoare, notate DBCD-7, sunt utilizate pentru comandarea afisoarelor cu 7 segmente, care pot sa afiseze informatii alfa (litere) - numerice (cifre in cod zecimal).

Din punct de vedere tehnologic segmentele afisoarelor se realizeaza cu diode electrolu-

miniscente (LED - Light Emitting Diode), cu cristale lichide (LCD - Liquid-Cristal Display), cu tuburi (fluorescente, cu descarcari in gaze sau incandescente).

1) Afisoarele cu LED-uri au un pol comun: fie format din catozii segmentelor, care se leaga la borna "-"a sursei de alimentare (GND) (figura 12(a)), fie format din anozii segmentelor, care se conecteaza la borna "+" a sursei de alimentare (Vcc) (figura 12(b)). Ele au si un segment-punct zecimal (dp) situat in dreapta sau in stanga lor, sau doua puncte zecimale (dp1, dp2).

Segmentele (notate a, b, c, d, e, f, g, in sens orar) si punctele zecimale se conecteaza la iesirile decodificatorului prin intermediul unor rezistoare R de limitare a curentului prin dio-dele segmentelor.

Comanda afisoarelor cu catod comun, conectat la "masa" circuitului (GND), se poate realiza cu decodificatorul MMC 4511 (activ pe nivel logic 1). Tabelul de adevar este dat in fi-gura 13. Se vor aprinde segmentele corespunzatoare pentru a indica cifra zecimala deco-dificata (de exemplu cifra 2, care corespunde codului aplicat la intrare avand secventa D C B A = 0 0 1 0), in momentul cand primesc nivel logic 1 de la iesirile decodificatorului. In acest mod se alimenteaza anozii respectivi (in cazul de fata, a, b, g, e, d). Restul anozilor (c si f) vor in starea logica 0, astfel ca acestia nu se vor aprinde.

In afara celor patru intrari tip BCD (D, C, B, A), decodificatorul mai are si alte trei in-trari:,, LE.

Intrarea (Lamp Test) activa pe nivel logic 0, permite testarea tuturor LED-urilor prin aprinderea cifrei 8, indiferent de starile (notate cu X) in care se afla celelalte sase intrari.

Intrarea (Blanking Input) adusa in starea logica 0 (cand = 1) comanda modularea intensitatii luminii (stingerea) LED-urilor, indiferent de starile intrarilor BCD. Se mai numeste si instructiunea de stergere, fiind reprezentata in tabel de pozitia Blanc. Aceasta pozitie mai corespunde si codurilor BCD > 1 0 01 nerecunoscute de decodificator.

Intrarea LE / STROBE (Latch Enable or Strobe) este folosita pentru blocarea iesirilor (daca la intrari apare codul BCD) atunci cand este pe nivel logic 0 simultan cu LT = 1, BI = 1 (starea STROBE), sau pentru memorarea codului BCD aplicat la intrare cand este in starea logica 1 simultan cu = 1 si = 1 (starea LE). Starile notate cu asterisc (*) depind de codul BCD aplicat anterior atunci cand intrarea LE era in starea logica 0.

Comanda afisoarelor cu anod comun se poate efectua cu circuitul integrat CDB 446 care are etajele de iesire cu colector in gol ce se pot alimenta la +15 V, sau cu CDB 447 (cu etaje de iesire cu colector in gol la +30 V). Iesirile acestor circuite sunt active in starea logica 0. Tabelul de adevar comun celor doua circuite este dat in figura 14. Pe langa intrarile de tip BCD, circuitele mai dispun si de intrarile notate /, si .

/(Blaking Input/Ripple Blank Output) reprezinta intrarea de stergere () si sau iesirea de stergere succesiva (). Pentru afisarea cifrelor 0.9 trebuie ca = 1, iar RBI sa fie in starea logica 1 in timpul aplicarii semnalului la intrarea zecimala 0 (nota ⁽¹⁾).

Cand se aplica semnal logic 0 la intrarea de stergere (conditia de fortare), toate ie-sirile decodificatorului devin 1, indiferent de starea celorlalte sase intrari (nota ⁽²⁾ din tabel).

Intrarea (Ripple Blank Input) este o intrare de stergere succesiva. Cand RBI = 0 si la intrarile de date exista combinatia DCBA = 0 0 0 0, atunci toate iesirile devin 1, iar trece pe nivel logic 0, ceea ce corespunde conditiei de raspuns (nota ⁽³⁾).

Cand intrarea (Lamp Test) este adusa in 0 se testeaza LED-urile segmentelor (se aprinde cifra 8) atunci cand /= 1 (sau in gol) si indiferent de starea intrarii (⁽⁴⁾).

Decodificatoarele SN 7448 si SN 7449 sunt active pe nivel logic 1, neputand insa co-manda direct segmmentele afisoarelor cu catod comun. Circuitul SN 7448 are iesirea cu sarci-na rezistiva, iar circuitul SN 7449 nu dispune de intrarile /, si . Tabelele de adevar ale acestor circuite sunt asemanatoare cu cele ale circuitelor CDB 446 447, cu deose-birea ca nivelele logice ale iesirilor sunt acum inversate. Astfel, pentru cifra 3 combinatia la iesire este a b c d e fg = 1 1 1 1 0 0 1, in loc de 0 0 0 0 1 1 0.

Sinteza cu porti logice a unui decodificator pentru afisoare cu catod comun

Exemplul 4. Sa se proiecteze un decodificator BCD -"7 segmente" activ pe nivel logic 1, la care cifrele zecimale vor fi formate din urmatoarele segmente: 0 (a b c d e f), 1 (b c), 2 (a b d e g), 3 (a b c d g), 4 (b c f g), 5 (a c d f g), 6 (a c d e f g), 7 (a b c), 8 (a b c d e f g), 9 ( a b c d f g). Tabelul de adevar este dat in figura 15.

R 4. Pe baza tabelului de adevar se stabilesc diagramele Karnaugh pentru functiile de iesire a, b, c, d, e, f si g, care au variabilele de intrare D C B A (2 2 2 2 ). Combinatiile de intrare aferente decodificarii cifrelor zecimale 10.15 corespund unor termeni redondanti astfel ca starile iesirilor marcate cu X vor fi considerate ca avand starea 1 (figura 16). Operatia de minimizare se efectueaza pentru formele normale disjunctive ale functiilor de ie-sire. Se obtin expresiile:

(13)

O varianta de implementare cu porti lo-gice a decodificatorului este aratata in figura 17. Practic, decodificatorul poate fi realizat fizic cu circuite integrate din seria CMOS: un inversor - MMC 4049 (6 porti/capsula, 2 porti nefolosite), trei integrate cu porti SI cu cate do-ua intrari - MMC 4081 (4 porti/capsula) si pa-tru integrate cu porti SAU cu cate patru intrari - MMC 4072, in total opt circuite integrate.

Observatie. Pentru a asigura o poarta SAU cu patru intrari si pentru functia de iesire d s-a utilizat poarta intermediara SAU, cu functia de iesire

Un alt mod de implementare cu porti logice se bazeaza pe utilizarea relatiilor (2) respectiv (3) in ecuatiile sistemului (13). Aceasta reprezentare permite folosirea porti-lor logice SI-NU, cu cate doua sau patru intrari si a inversoarelor NU, continute de circuitele integrate din seria TTL.

Schema logica din figura 17 se poate utiliza si pentru comanda afisoarelor cu anod comun, prin adaugarea unei porti inversoare (NU) la fiecare iesire a decodificatorului, rezul-tand un total de noua circuite integrate (ramane libera numai o poarta inversoare).

2) Afisoarele LCD se pot comanda direct de la iesirile unor circuite integrate realiza-te in tehnologie CMOS: MMC 4054, MMC 4055 si MMC 4056, precum si MMC 4543.

2a) MMC 4054, MMC 4055, MMC 4056

MMC 4054 este un circuit de comanda (driver) pentru afisor cu cristale lichide cu 4 segmente dedicate afisarii punctului zecimal, coloanei, polaritatii sau altor linii similare. Cir-cuitul integrat MMC 4055 reprezinta un decodificator/circuit de comanda (driver) BCD - "7 segmente" cu iesire "Frecventa afisaj", iar MMC 4056 este un decodificator/circuit de coman-da (driver) BCD - "7 segmente" cu functie (intrare) STROBE pentru blocarea intrarilor BCD.

Circuitele MMC 4055 si MMC 4056 sunt prevazute cu functii de modificare a nivelelor de tensiune. Aceasta caracteristica permite variatia (excursia) V_DD - V_SS a semnalului BCD de intrare, in acelasi fel sau in mod diferit cu excursia V_DD - V_EE a semnalului de iesire, unde V_DD este tensiunea pozitiva de alimentare, V_EE reprezinta tensiunea negativa de alimentare si V_SS este potentialul mai scazut in raport cu V_DD. Daca V_DD - V_EE > 15V atunci V_DD - V_SS 4V. Practic, daca tensiunea pe afisor este V_DD - V_EE = 18V, aceasta se dubleaza pe segmentul selectat (decodificat), ajungand la valoarea efectiva de 36V.

Iesirile de comanda ale segmentelor sunt controlate de intrarea "Frecventa afisaj" (DF - Display Frequency) care determina ca iesirile sa fie in starile logice 0 (1), sau sub forma de impulsuri dreptunghiulare (necesare afisoarelor cu cristale lichide). Astfel, cand DF = 0, iesi-rea selectata de intrarile BCD corespunzatoare trece in starea logica 1. Daca DF = 1, iesirea selectata de intrarile BCD respective este pe nivel logic 0, iar cand la intrarea DF se aduc im-pulsuri dreptunghiulare atunci la iesiri apar tot impulsuri dreptunghiulare dar defazate cu 180 . Frecventa impulsurilor este de 30200Hz.

Circuitul MMC 4055 are o iesire "Frecventa afisaj" (DF) cu nivel ridicat de tensiune necesar comandarii afisoarelor cu cristale lichide cu electrod comun.

Circuitele MMC 4055 si MMC 4056 permit afisarea informatiilor alfa (literele L, P, H, A) - numerice (cifrele 09) si a pozitiei Blanc.

Circuitul MMC 4054 este complementar celorlate doua circuite, avand intrarea DF si intrarile STROBE, corespunzatoare celor patru segmente de afisare ale unor semne specifice (punct zecimal, coloana, polaritate, sau altele asemanatoare), cu aceleasi functiuni descrise mai sus.

2b) MMC 4543

Acest decodificator/circuit de comanda (driver) cu latch se utilizeaza in special pentru afisoare cu cristale lichide, dar si pentru alte tipuri de afisoare. El realizeaza si functiile unui "latch" de memorare pe patru biti, avand posibilitatea de inversare a nivelelor logice ale com-binatiilor de la iesire. Tabelul de adevar este prezentat in figura 18.

In afara celor patru intrari in cod BCD, circuitul mai dispune si de alte trei intrari: Ph, BI si LD.

Intrarea Ph (Phase) asigura comanda afisoarelor cu LED-uri cu catod comun cand Ph = 0 (decodificator activ pe nivel logic 1), sau cu anod comun atunci cand Ph = 1 (decodificator activ pe nivel logic 0). In cazul afisoarelor cu cristale lichide se aplica impulsuri dreptunghiu- lare intre borna Ph si stratul de baza comun al afisorului (Common Backplane). Modul de utilizare a intrarii Ph este indicat in tabelul de adevar cu (*).

Intrarea BI (Blanking Input) comanda singerea afisorului (pozitia Blanc) cand BI = 1 si Ph = 0, pentru LED-uri cu catod comun (sau 1, pentru LED-uri cu anod comun).

Intrarea LD (Latch Disable) memoreaza codul BCD aplicat anterior pe intrari cand este in starea logica 0 simultan cu Ph = 0 (1) si BI = 0. Starile notate cu (**) depind de codul BCD aplicat anterior atunci cand LD era in starea logica 1.

Decodificatorul comanda segmnetele afisorului sau pozitia Blanc atunci cand LD = 1, BI = 0 si Ph = 0 (1).

Conectarea decodificatorului MMC 4543 la dispozitivele de afisare

In figura 19 se prezinta modalitatile de conectare a iesirilor decodificatorului MMC 4543 la diferite dispozitive de afisare.

a) Comanda afisoarelor cu LED-uri a fost analizata anterior, pe baza schemelor prezen-tate in figura 12. Daca tensiunea de alimentare V_DD < 10V, sau curentul de aprindere I_sg a diodelor unui segment este mai mare de 10 mA, se vor utiliza etaje suplimentare cu tranzis-toare bipolare pentru fiecare segment, care vor fi comandate de iesirile decodificatorului.

Exista o varietate mare de afisoare cu LED-uri, unele de uz general iar altele cu desti-natie speciala (calculatoare de birou, calculatoare de buzunar, instrumentatie etc.), cu unul, doua, patru sau mai multi digiti. In continuare se vor prezenta cateva din aceste afisoare, une-le fiind de productie interna:

. Circuit monolitic care contine un digit pentru afisarea numerelor zecimale de la 0 la 9, cu unul sau doua puncte zecimale (figura 20(a)), cu anod comun sau catod comun, de cu-loare rosie sau verde, substanta emisiva fiind fosfura de galiu (GaP). Terminalele circuitului sunt dispuse la fel ca la circuitele integrate uzuale (DIL) (MDE 2101.2104 R/V; MDE 2111.. ..2114 R/V cu inaltimea de 0,3 inch). Conectarea unui segment este data in figura 19(a).

. Circuit monolitic care contine doi digiti, pentru afisarea numerelor zecimale de la 0 la 9,

cu cate un punct zecimal pentru fiecare digit (in dreapta - figura 20(b) sau in stanga), restul caracteristicilor fiind la fel ca cele enumerate pentru circuitele cu un digit. Segmentele pot fi conectate in paralel, selectia unui digit realizandu-se prin activarea electrodului comun (anod sau catod) de catre un alt circuit prevazut cu aceasta functie.

. Circuit imprimat pe care sunt implementati patru digiti cu anod sau catod comun, dis-pusi in grupe de cate doi, fara puncte zecimale dar cu doua LED-uri care despart cele doua grupe (figura 20(c)), de culoare rosie sau verde, din GaP (MDE 2573 R/V, MDE 2574 R/V; MDE 2583 R/V, MDE 2584 R/V, cu inaltimea de 7,6 mm). Selectia electrodului comun se efectueaza de un alt circuit. Se utilizeaza in general ca afisoare pentru ceasuri digitale.

. Circuit monolitic care contine un afisor cu cinci segmente pentru reprezentarea semnu-lui "+", semnului "-", a coloanei, precum si doua puncte zecimale (figura 20(d)), cu anod comun sau catod comun, de culoare rosie sau verde, substanta emisiva fiind GaP (MDE 2201 .2204 R/V; MDE 2211.. 2214 R/V, cu inaltimea de 7,6 mm = 0,3 inch). Terminalele circuitului sunt dispuse la fel ca la circuitele integrate uzuale (DIL).

b) Comanda afisoarelor cu cristale lichide

Afisoarele cu cristale lichide (LCD) au cunoscut o dezvoltare dosebita in ultima perioa-da, fiind de departe cele mai utilizate dispozitive de afisare alfa-numerice, datorita in primul rand consumului foarte redus de energie (se pot alimenta de la baterie), a dimensiunilor mici de gabarit si a capabilitatilor de implementare in sistemele tehnice complexe care necesita afisarea informatiilor. De obicei nu sunt introduse intr-o carcasa si de aceea pot fi incorporate mai usor intr-un dispozitiv complex. Ele se produc sub forma de module standard sau module "inteligente".

Modulele standard sunt destinate afisarii caracterelor alfa-numerice sau a graficii. Mo-dulele standard pentru caractere pot reprezenta un numar de 8, 12, 16, 20, 24 sau 40 caracte-re, dispuse pe unul, doua, sau patru randuri. Modulele standard pentru grafica au incorporate controlere, reprezentarea grafica putand fi asigurata de existenta a 122 . 320 de caractere pe fiecare din cele 32 . 64 randuri.

Modulele "inteligente" sunt prevazute cu interfata seriala (RS232), sau cu magistrala seriala universala (Universal Serial Bus - USB), cu ajutorul carora se pot conecta la PC-uri in vedera programarii. Caracterele pot fi in numar de 16 (dispuse pe 2 randuri) sau de 20x4 ran-duri la LCD cu interfata seriala respectiv 16x2, 20x2 sau 20x4 la LCD cu interfata USB.

Din punct de vedere tehnologic s-au dezvoltat pana in prezent LCD cu cristale lichide nematice (rotite, suprarotite si cu pelicula compensata de cristale suprarotite), precum si cu cristale lichide colesterice.

La afisoarele cu cristale lichide cu un numar mic de caractere, cum este cazul celor uti-lizate la ceasurile digitale sau la calculatoarele de buzunar, exista un singur contact electric pentru fiecare segment care este comandat de un circuit dedicat acestui scop, cum ar fi MMC 4543 (figura 19(b)). In dispozitivele de afisare de dimensiuni mari pixelii sunt organizati in matrici pasive sau active, fiecare pixel fiind adresat pe linie si pe coloana.

Dispozitivele de afisare cu tuburi cu descarcare in gaze (figura 19(c)), cu tuburi fluorescente (figura 19(d)) sau cu incandescenta (figura 19(e)) sunt mai putin utiliza-te in sistemele moderne de afisare.

4 Multiplexoare

Multiplexorul sau selectorul de date primeste informatia binara in paralel la intrarile de date pe care o transmite pe o singura linie de iesire, cu ajutorul unor intrari de comanda.

4.1 Reprezentarea multiplexoarelor

In figura 6.21(a) este prezentata schema-bloc a multiplexorului MUX 2ⁿ : 1 care are 2ⁿ intrari de date A_i (i = 2ⁿ-1, 2ⁿ-2, . , 2 , 2 ), n intrari de selectie (I_n , I_n , ., I , I ), o in-trare de activare (validare) EN (ENABLE, denumita si STROBE) si o iesire directa f, intrarile si I_n fiind cele mai semnificative. Multiplexorul efectueaza o conversie paralel-serie: datele aduse paralel pe intrari sunt transformate in date seriale transmise rand pe rand de o singura iesire, atunci cand este comandata de intrarea de selectie si intrarea de validare.

In figura 21(b) este dat tabelul de adevar al unui multiplexor cu trei intrari de se-lectie (I , I , I ) si opt intrari de date (A , A , ., A , A ). Daca circuitul este activat (EN = 1), atunci la iesirea f se va regasi combinatia intrarii A_i selectate. De exemplu, daca I I I = 0 1 0, atunci iesirea f coincide cu A , adica f = A , deoarece (0 1 0) = 2 = (2) . Daca EN = 0 circuitul este inactiv, iar iesirea se afla neconditionat intr-o stare precizata de producator (*), de obicei in starea logica 0, sau uneori in starea de inalta impedanta (HiZ).

Un multiplexor poate fi activat si pe nivel logic 0, adica = 0 (figura 22(a)), la iesirea f obtinandu-se valorile conform tabelului din figura 21(b). Daca = 1 circuitul este inactiv (invalidat sau blocat), astfel ca iesirea f trebuie sa se afle intr-o stare neconditio-nata (0 sau HiZ), convenita de producator.

In figura 22(b) este reprezentat un multiplexor inversor, adica un multiplexor vali-dat pe nivel logic 0 ( = 0) si a carei iesire W este complementara iesirii directe f. Cu alte cuvinte, la iesire se obtin dateleatunci cand sunt adresate de intrarile de selectie respective.

4.2 Implementarea multiplexoarelor cu porti logice

Exemplul 61..5. Sa se proiecteze un multiplexor cu patru intrari de date, care sa fie activ (validat) pe nivel logic 1. Daca intrarea de validare este in starea logica 0 atunci iesirea sa se afle neconditionat in starea logica 0.

R 5. Din enunt rezulta ca intrarile de date sunt: A (cea mai semnificativa), A , A si A , carora le corespund doua intrari de selectie: I (cea mai semnificativa) si I (n = 2). Cir-cuitul functioneaza ca multiplexor daca intrarea de validare EN = 1 si este blocat (f = 0) cand EN = 0. Schema-bloc a multiplexorului este data in figura 23(a).

Se stabileste tabelul de adevar din figura 23(b), fara a tine cont de actiunea intrarii de validare/invalidare EN. Cand EN = 1, iesirea este o functie de sase argumente:

(14) f (A , A , A , A , I , I ) = + + + .

In figura 23(c) este data diagrama Karnaugh. Deoarece intrarile de date A , A , A si A sunt independente (necorelate), rezulta ca functia (14) nu poate fi minimizata.

Schema logica construita cu porti logice este prezentata in figura 23(d). Se utili-zeaza doua porti inversoare (NU), patru porti SI cu cate patru intrari si o poarta SAU. Con-form expresiei functiei de iesire f (14), o poarta SAU ar trebui sa aiba trei intrari, lucru valabil numai cand EN = 1. Pentru a realiza blocarea multiplexorului este necesara si a patra intrare, care constituie intrarea de validare/inhibare (activare/blocare) EN. Se constata ca atunci cand EN = 0 iesirile tuturor portilor SI trec in starea logica 0 si implicit iesirea f devine 0, astfel ca multiplexorul este blocat.

4.3 Extinderea multiplexarii

Multiplexoarele-standard cu cate n intrari de date se pot utiliza pentru a obtine multi-plexoare cu un numar N mai mare de intrari de date (N > n).

Exemplul 6. Sa se implementeze un multiplexor cu opt intrari de date utilizandu-se patru multiplexoare cu cate doua intrari de date si un multiplexor cu patru intrari de date.

R 6. Multiplexoarele cu doua intrari de date (A si A ) au o intrare de selectie I si intrarea de validare EN activa pe nivel logic 1 (figura 24(a)).

Functia logica a iesirii f se stabileste pe baza tabelului de adevar din figura 24(b):

(15) f (A , A , I ) = + .

Schema logica din figura 24 (c) contine inversorul NU, doua porti logice SI cu cate trei intrari (a treia in-trare se utilizeaza pentru validare/ in-validare - EN) si o poarta SAU.

Din tabelul de adevar reiese ca daca I = 0, la iesirea MUX 2:1 apare A (cea mai putin semnificativa), iar cand I = 1 la iesire apare A (cea mai semnificativa). Aceasta observatie se va utiliza la proiectarea multiplexoru-lui extins din figura 25. Pe nivelul de sus se dispun MUX 2:1 ale caror ie-siri sunt selectate in functie de nivelul logic al intrarii I . Astfel, daca I = 0, se activeaza iesirile: f = A , f = A , f = A , f = A , iar daca I = 1, vor fi validate: f = A , f = A , f = A , f = A .

Pe nivelul de jos se plaseaza multiplexorul MUX 4:1. Din tabelul de adevar al acestuia, adaptat la cerintele exemplului, rezulta ca in functie de nivelele logice aplicate pe intrarile de selectie I si I , se selecteaza una din intrarile de date: f , f , f sau f , care reprezinta iesirile multiplexoarelor MUX 2:1.

Functionarea multiplexorului extins se poate analiza pe baza tabelului de adevar / func-tionare din figura 26. De exemplu, daca I I I = 0 0 0 atunci se selecteaza la iesirea f in-trarea f (conform tabelului de adevar al MUX 4 : 1), adica A , daca si numai daca I = 0 (conform celor specificate anterior despre functionarea MUX 2:1). Daca I I I = 0 0 1, se se-lecteaza A deoarece I = 1 s.a.m.d.

Multiplexorul extins este activ pe nivel logic scazut, adica = 0.

Din cele expuse se constata ca intrarile de selectie cele mai putin sem-nificative se utilizeaza la selectia de pe primul nivel (de sus), iar cele mai sem-nificative se folosesc la selectia de pe al doilea nivel si iesirile multiplexoare-lor de pe primul nivel se conecteaza la intrarile celui de al doilea nivel, in or-dine binara naturala.

In mod analog se poate construi un multiplexor extins cu 16 intrari de date utilizand patru MUX 4 : 1 pe pri-mul nivel (cu intrarile de selectie I si I ) si un MUX 4 : 1 pe al doilea nivel (I si I ), sau cu oricare 2ⁿ intrari.

4.4 Utilizarea multiplexoarelor pentru implementarea functiilor logice

Functiile booleene de n variabile se pot construi cu ajutorul unui multiplexor cu n in-trari de selectie respectiv 2ⁿ intrari de date.

Exemplul 7. Sa se implementeze cu ajutorul unui multiplexor functia y care are tabelul de adevar prezentat in figura 27(a).

R. 7. Se considera ca variabilele x , x si x ale functiei y sunt chiar intrarile de se-lectie I , I si I ale multiplexorului, care va fi deci un MUX 8 : 1 (figura 27(b)). Daca se asigneaza intrarile de date ale multiplexorului la selectiile corespunzatoare in ordinea indicata in figura, atunci la iesirea lui se regaseste una din datele de intrare A_i selectata. De exemplu, daca x x x (I I I ) = 0 1 0 atunci la iesirea f apare valoarea 0 a functiei implementate y (asignata intrarii A ) etc. Conform configuratiei intrarii de validare/invalidare valorile functiei

y apar la iesirea f a multiplexorului daca

Observatie. Implementarea functiilor logice cu ajutorul unui multiplexor nu necesita operatia de minimizare.

Simplificarea implementarii cu multiplexoare a functiilor logice

O functie cu n variabile se poate implementa cu un multiplexor cu (n-1) intrari de se-lectie si 2ⁿ intrari de date in loc de n intrari de selectie si 2ⁿ intrari de date daca una din cele n variabile se introduce in coloana valorilor functiei in reprezentarea prin tabelul de adevar.

Modul cum se realizeaza aceasta operatie va fi ilustrata reluand exemplul de mai sus, in care s-a utilizat un multiplexor cu opt intrari de date. Acum se introduce x ca variabila inde-pendenta in coloana valorilor functiei de iesire y, rezultand un nou tabel de adevar (figura 28(a)), obtinut pe baza urmatoarelor observatii:

- daca x x = 0 0, atunci y = 1 daca x = 0, si y = 0 daca x = 1, adica y(0, 0, 0) = 1 si y(1, 0, 0) = 0; rezulta ca, atunci cand x = 0 si x = 0, functia y ia valoarea

- daca x x = 0 1, atunci y = 0 daca x = 0, si y = 0 daca x = 1, adica y(0, 0, 1) = 0 si y(1, 0, 1) = 0; rezulta ca, atunci cand x = 0 si x = 1, functia y ia valoarea 0, indiferent de valoarea pe care o ia x

- daca x x = 1 0, atunci y = 0 daca x = 0, si y = 1 daca x = 1, adica y(0, 1, 0) = 0 si y(1,

1, 0) = 1; rezulta ca, atunci cand x = 0 si x = 1, functia y ia valoarea x

- daca x x = 1 1, atunci y = 1 daca x = 0, si y = 1 daca x = 1, adica y(0, 1, 1) = 1 si y(1, 1, 1) = 1; rezulta ca, atunci cand x = 0 si x = 1, functia y este 1, indiferent de valoarea lui x .

Schema logica care se obtine pe baza noului tabel de adevar este prezentata in figura 28(b), multiplexorul avand acum numai patru intrari de date. Se mai utilizeaza o poarta inversoare NU pentru a nega variabila x . Selectarea valorilor functiei y la iesire are loc cand EN = 1.

4.5 Circuitul integrat CDB 4151 cu functie de multiplexor

Constructiv, multiplexoarele se realizeaza cu 2 (n = 1), 8 (n = 2) sau 16 (n = 4) intrari de date.

Circuitul integrat CDB 4151 (SN 74151) este un multiplexor MUX 8 : 1, care are opt intrari de date (notate D , D , . , D ), trei intrari de selectie (A, B, C), o intrare de validare/inhibare STROBE (echivalenta cu ENABLE), activa pe nivel logic 0 (= 0) si doua iesiri: una directa Y, iar cealalta complementara W. Daca = 1, atunci iesirea Y este adusa pe nivel logic 0 (W = 1). Tabelul de adevar este dat in figura 29.

Circuitul SN 74251 este asemana-tor cu circuitul SN 74151, cu deosebirea ca intrarea de validare = 1 adu-ce iesirea Y (W) in starea de inalta impe-danta (HiZ).

5 Demultiplexoare

Demultiplexorul sau distribuitorul de date primeste o informatie binara pe o singura in-trare pe care o transmite la iesire pe linii paralele, cu ajutorul unor intrari de comanda.

5.1 Reprezentarea demultiplexoarelor

Demultiplexorul DEMUX 1 : 2ⁿ din figura 30(a) are n intrari de selectie (I_n , I_n , . I , I ), 2ⁿ iesiri de date Q_i (i = 2ⁿ-1, 2ⁿ-2, . , 2 , 2 ), o intrare de activare (validare) EI (Enable Input), care este de fapt intrarea de date y. Iesirea de date si intrarea de selectie I_n sunt cele mai semnificative.

Demultiplexorul efectueaza o conversie serie-paralel a informatiei, adica functia inver-sa pe care o realizeaza un multiplexor (convertor paralel-serie).

In figura 30(b) este dat tabelul de adevar al unui demultiplexor cu trei intrari de se-lectie (I , I , I ) si opt iesiri de date (Q , Q , ., Q , Q ). Daca circuitul este activat/validat, adica EI = 1, atunci informatia binara prezenta pe intrarea y s EI va fi transferata la iesirea Q_i selectata de intrarile de selectie. In acest caz, iesirea Q_i selectata va trece in starea logica 1 iar celelalte iesiri vor fi pe nivel logic 0. De exemplu, daca I I I = 0 1 1 atunci iesirea care va fi activata este Q (Q = y = 1), deoarece (0 1 1) = 0 2 1 2 + 1 2 = (3) . Daca EI = 0, atunci circuitul este inactiv/inhibat (datele de la intrarea y nu sunt transferate la nicio iesire),

iar toate iesirile se afla in starea logica 0.

Demultiplexorul activat pe nivel logic 0 este prezentat in figura figura 31(a).

Datele sunt transmise catre iesirea selectata Q_i atunci cand = 0, caz in care Q_i = 0 iar celelate iesiri sunt in starea logica 1, asa cum rezulta din tabelul de adevar din figura 6.31 (b), reprezentat pentru cazul particular n = 3. Se constata ca demultiplexorul functioneza si ca un decodificator din cod binar in cod zecimal. Daca = 1, circuitul devine inactiv, toate ie-sirile sale fiind pe nivel logic 1.

5.2 Implementarea demultiplexoarelor cu porti logice

Implementarea cu porti logice a demultiplexoarelor se realizeaza in mod asemanator construirii cu porti logice a decodificatoarelor binar-zecimal (vezi 3.1), la care se mai adauga intrarea de activare/dezactivare (validare/invalidare) EI pe intrarile portilor logice fi-nale ale decodificatorului.

Exemplul 8. Sa se implementeze cu porti logice un demultiplexor activ pe nivel logic 0, care are trei intrari de selectie ((I , I , I ) si, evident opt iesiri de date.

R 8. Tabelul de adevar al demultiplexorului este cel din figura 31 (b), care este asemanator cu tabelul de adevar al decodificatorului binar-zecimal din figura 7(b), cu exceptia coloanei intrarii de validare . O prima schema logica se obtine parcugand mai intai etapele descrise in 3.1 pentru exemplul 1, neluand in considerare intrarea de validare. Schema logica a demultiplexorului se construieste pe baza schemei din figura 8 (b), la care se adauga linia de activare/validare , fapt ce impune utilizarea unor porti logi-ce finale de tipul SI -NU cu cate patru intrari, asa cum se arata in figura 32.

5.3 Utilizarea demultiplexoarelor pentru implementarea functiilor logice

In 3.1(pct.C) s-a prezentat modul de sintetizare a unor functii logice cu ajutorul decodificatoarelor. Deoarece un demultiplexor are in plus fata de un decodificator intrarea de validare, rezulta ca functiile logice se pot reprezenta si cu demultiplexoare atunci cand aces-tea sunt activate (pe nivel logic 1 sau 0), parcurgand etapele descrise in paragraful mentionat.

5.4 Extinderea demultiplexarii

Cu ajutorul unor demultiplexoare-standard cu cate n iesiri de date se pot obtine demul-tiplexoare cu un numar mai mare de iesiri de date N (N > n).

Exemplul 9. Sa se proiecteze un demultiplexor cu 16 iesiri (DEMUX 1 : 16) activ pe nivel logic 1, utilizand demultiplexoare cu cate patru iesiri de date (DEMUX 1 : 4).

R 9. Implementarea celor cinci demultiplexoare DEMUX 1 : 4 necesare consta in dispunerea pe primul nivel al schemei logice a patru dintre acestea (figura 33), comanda-te de intrarile de selectie I (cea mai semnificativa) si I₀. Pe nivelul inferior este situat al cin-cilea demultiplexor, care este selectat de intrarile I respectiv I₂. Acesta are iesirile de date co-nectate la intrarile de validare EI ale demultiplexoarelor de pe nivelul superior iar intrarea sa de validare este totodata si intrarea seriala de date y a demultiplexorului extins. Tabelul de adevar al demultiplexorului de pe nivelul de jos este aratat in figura.

Daca y = 0 atunci DEMUX nr. 5 este inactiv si deci y = y = y = y = 0, astfel ca toate DEMUX de pe nivelul de sus sunt blocate (inactive). Deci, Q = Q = . = Q = Q = 0.

Daca y = 1 atunci DEMUX nr. 5 este activ si in raport cu starile logice ale intrarilor de selectie I si I , va fi activ unul din DEMUX de pe nivelul superior. De exemplu, daca I I = 0 1 atunci y = 1 (vezi tabelul de adevar) si va fi activat DEMUX nr. 2. Apoi, in functie de starile intrarilor de selectie I si I , va fi activata una din iesirile Q , Q , ., Q sau Q . De exemplu, daca I I = 0 1 dar si I I = 0 1 atunci va fi activata iesirea de date a demultiplexo-rului extins, adica Q = 1.

In mod asemanator se pot realiza demultiplexoare extinse cu un numar de iesiri de date de 32, 64 etc., active pe nivel logic 0 sau 1.

5.5 Transmiterea la distanta a informatiei binare

O aplicatie importanta a multiplexoarelor si demultiplexoarelor o reprezinta transmisia la distanta pe un singur fir (seriala) a datelor paralele. In figura 34 se prezinta conectarea unui MUX 16 : 1 si a unui DEMUX 1 : 16 pentru realizarea acestui tip de transmisie.

Pentru efectuarea transmisiei este necesara sincronizarea celor doua circuite, care se realizeza prin conectarea impreuna a a intrarilor de selectie de acelasi nume, adica I (MUX 16 : 1) cu I (DEMUX 16 : 1) s.a.m.d. Aceasta inseamna utilizarea a patru fire (pentru exem-plul de fata) si a inca a celui de al cincilea fir intre iesirea de date y ( f) a MUX 16 : 1 si intra-rea de date (validare) y (EI) a DEMUX 16 : 1. In acest fel s-au economisit 9 fire, fata de ca-zul in care s-ar fi utilizat 16 fire pentru transmisia directa a datelor A , A ., A , A . In ge-neral, pentru 2ⁿ date se folosesc numai 2ⁿ - (n + 1) fire.

Functionare. Daca intrarea de validare EN a demultiplexorului este pe nivel logic 1 se poate realiza transmisia de date. De exemplu, atata timp cat I I I I = 0 0 0 0, pe iesirea y (f) a multiplexorului apare bitul 1 de pe linia de intrare de date A . Demultiplexorul distribuie

acest bit sosit la intrarea sa de date (validare) y (EI) catre iesirea sa Q s.a.m.d.

Observatie. Starile logice ale intrarilor de selectie I , I , I , I se pot genera cu un nu-marator binar.

Producatorii au realizat circuite integrate care pot efectua pe aceeasi capsula functiuni inrudite, ca de exemplu decodificatoare-demultiplexoare si multiplexoare-demultiplexoare:

▪ 54/74 (LS) 138 este un decodificator-demultiplexor care are trei intrari de selectie, trei intrari de validare (din care doua active pe nivel 0, iar cea dea treia activa pe nivel logic 1) si opt linii de iesire. Functia de decodificator se utilizeaza in sisteme cu memorii de mare viteza, iar ca demultiplexor functioneaza atunci cand una din intrarile de validare este folosita ca in-trare de date.

▪ Circuitul 54/74 (LS) 139 contine doua decodificatoare-demultiplexoare independente, cu doua intrari de selectie, o intrare de validare (activa pe nivel 0) si patru linii de iesire.

▪ Circuitul MMC 4051 este un multiplexor-demultiplexor analogic bidirectional cu trei li-nii binare de selectie, o intrare binara de validare (denumita si intrare de inhibare, activa pe nivel logic 0) si opt linii (canale analogice) intrare-iesire. Canalele devin linii de intrare cand circuitul functioneaza ca multiplexor si linii de iesire cand lucreaza ca demultiplexor. Circuite asemnanatoare sunt MMC 4052 (cu doua grupe cu cate patru canale bidirectionale) si MMC 4053 (cu trei grupe a cate doua canale bidirectionale).

▪ Circuitul MMC 4067 este un multiplexor-demultiplexor analogic care are patru intrari binare de comanda (selectie), o intrare binara de validare/inhibare (activa pe nivel logic 0) si 16 canale analogice intrare-iesire. Circuitul MMC 4097 are doua grupe cu cate opt canale.

6.2 Registre

Registrul reprezinta un ansamblu de celule elementare de memorie in care se conserva un grup de informatii binare, in vederea utilizarii sau prelucrarii lor ulterioare. Fiecare celula contine un singur bit, 0 sau 1. Capacitatea unui registru este numarul sau de celule, deci nu-marul de biti pe care il poate inmagazina.

1 Clasificarea registrelor

In functie de modul de inmagazinare sau introducere a datelor (bitilor) exista registre paralel si registre seriale.

Un registru paralel (sau de memorare paralela) poate sa inmagazineze toti bitii sai in acelasi moment de timp.

Intr-un registru serial (serie) bitii sosesc rand pe rand si, pe masura ce un nou bit soseste in registru, toti bitii deja existenti acolo se deplaseaza cu o pozitie spre dreapta (sau spre stan-ga), pentru a-i face loc noului bit sosit. Pentru ca un registru serial avand capacitatea egala cu n biti sa se umple este necesar ca in el sa se introduca rand pe rand (unul dupa altul) n biti. De fiecare data cand un nou bit este introdus, toti bitii deja existenti in registru se deplaseaza cu o pozitie (celula) inspre dreapta sau stanga. Asadar, un registru serie realizeaza si o deplasare a bitilor din interior. In functie de directia deplasarii, registrele seriale se impart in registre de deplasare de la stanga la dreapta si registre de deplasare de la dreapta la stanga.

Atat registrele paralele cat si cele seriale realizeaza functia de memorare, ele fiind un tip de memorii.

Extragerea informatiei se poate realiza atat serie cat si paralel, astfel ca exista:

- registre cu introducerea si extragerea in paralel a informatiei;

- registre cu introducere in paralel si extragere serie;

- registre cu introducere in serie si extragere paralela;

- registre cu introducere si extragere serie a informatiei.

2 Tipuri de registre

Registrele se construiesc in primul rand cu circuite basculante bistabile (CBB) "master-slave" de tip D, apoi cu bistabili cu "latch"-uri de tip D, precum si CBB "master-slave" de tip J-K

2.1 Registre de memorare paralela

A) Registre de memorare paralela cu bistabili de tip D "master-slave"

In figura 1 este prezentat un registru de memorare paralela realizat cu patru bista-bili "master-slave"de tip D (CBB M-S de tip D), care poate memora astfel 4 biti.

Functionarea registrului decurge din caracteristicile bistabilului "master-slave" de tip D (vezi si 4.3.2 (IV).

Intrarile de date sunt A , A , A , A , iar iesirile sunt f , f , f si f . In momentul apariti-ei frontului activ posterior al tactului CK (la trecerea acestuia din nivelul logic 1 in 0), valori-le intrarilor sunt esantionate si transmise la iesirile A_i. Aceste valori vor ramane neschimbate pana la aparitia urmatorului front activ al tactului, indiferent de ceea ce se intampla cu valori-le intrarilor in acelasi interval de timp. De exemplu, daca in momentul aparitiei frontului activ intrarile au valorile intrarile sunt A = 1, A = 1, A = 1 si A = 0, atunci iesirile devin f = 1, f = 1, f = 1 si f = 0 si vor ramane in aceasta stare pana la aparitia unui nou front activ al tactului.

Deci, registrul deschis memoreaza datele prezente pe intrarile sale in momentul apari-tiei unui front activ al tactului si le mentine apoi pe iesirile sale pana la aparitia urmatorului front activ al tactului. La acest nou moment de timp, iesirile devin egale cu valorile intrarilor in acest moment de timp s.a.m.d. Se constata de fapt ca iesirile urmaresc starile intrarilor.

De mentionat ca, pentru ca registrul sa functioneze corect, este necesar ca datele de pe intrari sa fie stabile (adica sa nu-si schimbe starea) intr-o intreaga vecinatate a momentului aparitiei frontului activ al tactului. Cu alte cuvinte, trebuie respectate valorile duratelor t_{SET UP} (timpul de stabilizare a intrarii D a bistabilului in raport cu frontul activ al tactului) si t_HOLD (intervalul de timp cat mai trebuie mentinuta intrarea D a bistabilului dupa aparitia frontului activ al tactului) precizate de producator. Daca t este momentul aparitiei frontului activ al tac-tului, atunci datele de pe intrari trebuie sa fie fixe cel putin cu un timp egal cu t_{SET UP} inaintea lui t. Ele trebuie mentinute fixe cel putin inca un interval de timp (t - t_{SET UP}, t + t_HOLD) pentru ca registrul sa functioneze corect.

Functionarea registrului descrisa mai sus are loc atunci cand intrarile (asincrone) de ini-tializare PRESET () si CLEAR () sunt in starea logica 1 (ambele inactive).

Activarea intrarii CLEAR ( = 0) dar cu PRESET inactiva ( = 1) are ca efect ster-

gerea tuturor bistabililor, adica aducerea in 0 a tuturor iesirilor registrului, indiferent de stari-

le intrarilor A_i si ale tactului CK.

Cat timp = 1 si = 0 (deci CLEAR inactiva si PRESET activa), iesirile registru-lui sunt mentinute in 1 logic, indiferent de valorile intrarilor A_i si ale tactului CK.

Configuratia = 0, = 0 (ambele intrari de initializare active) nu este permisa si trebuie evitata.

Se pot construi registre de memorare cu bistabili "master-slave"de tip D actionati pe frontul anterior (pozitiv) al impulsului de tact CK, adica la trecerea din 0 in 1 (figura 2).

Functionarea acestui registru este asemanatoare cu cea a registrului descris anterior, cu exceptia operatiei de memorare care se realizeaza pe frontul crescator (anterior) al impulsului de tact CK. Efectele intrarilor asincrone PRESET si CLEAR sunt identice cu cele precizate pentru schema din figura 1.

Pe baza schemelor din figurile 1 si 2 se pot construi registre de memorare cu n biti (8, 16, 32 etc.), utilizand CBB M-S de tip D. Circuitul integrat CDB 474 (54/ 74/474), ca-re contine doi bistabili de tip D, functioneaza conform celor specificate pentru schema din fi-gura 2.

B) Registre de memorare paralela cu bistabili de tip D cu "latch"

Cat timp intrarea de validare ENABLE (EN sau CK) se afla in starea logica 1, iesirile f , f , f , f₀ urmaresc valorile intrarilor A , A , A , A ; in aceasta situatie se spune ca registrul din figura 3 este transparent. In momentul in care ENABLE trece din starea logica 1 in 0, ie-sirile f , f , f , f₀ memoreaza ("zavoresc") starea pe care au avut-o ele si deci si intrarile A , A , A , A , in momentul trecerii intrarii ENABLE din 1 in 0. Iesirile vor ramane inghetate pana cand ENABLE va trece din nou pe nivel logic 1.

Circuitele integrate CDB 475 (54/74/475) contin patru bistabili de tip D cu "latch", ast-fel ca se poate utiliza o singura capsula pentru materializarea registrului de mai sus, sau mai multe, in cazul registrelor cu un numar mai mare de intrari (n = 8, 16, 32 etc).

2.2 Registre de deplasare

A) Tipuri de registre de deplasare

In registrele de deplasare propagarea (transmiterea) informatiei se poate efectua de la dreapta la stanga sau de la stanga la dreapta, avand ca referinta bistabilul cu iesirea corespun-zatoare celui mai semnificativ bit al cuvantului binar care s-ar putea forma din starile iesirilor bistabililor registrului.

In figura 4 este prezentat un registru de deplasare stanga-dreapta (deci de la f ca-tre f ), de patru biti, realizat cu CBB M-S de tip D. PRESET (PR) si CLEAR (CL) sunt intrari-le asincrone de initializare. Iesirile registrului sunt f , f , f si respectiv f , iar datele se intro-duc pe intrarea D a bistabilului din stanga (A_S). Aceasta configuratie reprezinta un registru de deplasare stanga-dreapta cu introducere seriala a informatiei si extragere paralela (pe iesiri) a informatiei.

Prin continutul registrului la un anumit moment de timp t se intelege ansamblul valori-lor iesirilor f , f , f , f (in aceasta ordine) la momentul t.

Functionare. Se considera ca inainte de aparitia frontului activ al tactului (trecerea din 1 in 0) continutul registrului era f f f f = 0 1 1 0 si ca pe intrarea seriala de date A_S era prezent bitul 1. Atunci, dupa aparitia frontului activ al tactului CK iesirea f va fi egala cu bi-tul de pe intrarea seriala, adica f = 1; iesirea f va fi egala cu valoarea precedenta a lui f adi-ca f = 0, f va fi egala cu valoarea precedenta a lui f adica f = 1, iar f va fi egala cu valoa-rea precedenta a lui f adica f = 1. Se obtine f f f f = 1 0 1 1, adica noua stare a rezultat prin deplasarea spre dreapta cu o pozitie a vechii stari (cu precizarea ca primul bit, si anume f , a devenit egal cu bitul de pe intrarea seriala de date, in timp ce valoarea veche a bitului cel mai din dreapta, si anume f , s-a pierdut).

In mod normal intrarile PRESET si CLEAR sunt amandoua inactive, adica = 1 si = 1. Daca = 0 si = 1 (CLEAR activ si PRESET inactiv), atunci registrul este sters in sensul ca toate iesirile trec pe nivel logic 0. Daca = 1 si = 0, atunci toate iesirile

registrului devin egale cu valoarea logica 1. Nu este permisa activarea simultana a bornelor

de initializare CLEAR si PRESET ( = 0 si = 0).

In cazul in care intrarea seriala de date A_S este conectata la nivelul logic 0, iar registrul este initial incarcat cu f f f f = 1 1 1 1. Atunci, dupa aparitia primului front activ al tactu-lui CK, continutul registrului devine f f f f = 0 1 1 1; dupa aparitia celui de al doilea front activ continutul registrului va fi f f f f = 0 0 1 1; dupa aparitia celui de al treilea front ac-tiv, continutul este f f f f = 0 0 0 1, iar dupa al patrulea front activ continutul este f f f f = 0 0 0 0. Din acest moment, continutul va ramane egal cu 0 0 0 0, in afara de cazul cand are loc o presetare (initializare) a registrului.

Indiferent de starea logica a intrarii seriale de date A_S (1 sau 0), informatia vehiculata in registru se poate obtine in modul paralel la iesirile bistabilelor (in ordinea f f f f ), insa se poate extrage si in modul serial (in ordinea f f f f ), la iesirea seriala f_S

Sinteza unui registru de deplasare pe n biti (4, 8, 16, 32 etc.) se poate realiza cu CBB M-S de tip D.

Registrul din figura 5 este in principal un registru de deplasare stanga-dreapta cu introducere seriala a informatiei si extragere seriala a informatiei, fiind actionat la tranzitia tactului CK din nivelul logic 0 in nivelul logic 1.

Functionarea registrului se poate descrie sintetic astfel:

1) Se trece linia CLEAR/RESET (CL/R) pe nivel logic 0, pentru a se sterge bistabilii; deci: f f f f = 0 0 0 0

2) Se trece linia CLEAR/RESET (CL/R) pe nivel logic 1, pentru pregatirea accesului de date la intrarea seriala A_S.

3) Se considera ca A_S = 1.

- la aparitia frontului crescator al impulsului de tact CK1, CBB0 trece in starea logica 1 (f = 1) si deci D1 = 1

- la aparitia frontului crescator al impulsului de tact CK2, CBB1 trece in starea logica 1 (f = 1), deoarece D1 era pe nivel logic 1; rezulta ca si D2 = 1

- la aparitia frontului crescator al impulsului de tact CK3, CBB2 trece in starea logica 1 (f = 1), deoarece D2 era pe nivel logic 1; rezulta ca si D3 = 1

- la aparitia frontului crescator al impulsului de tact CK4, CBB3 trece in starea logica 1 (f = 1), deoarece D3 era pe nivel logic 1.

4) Daca A_S = 0 atunci pe durata urmatoarelor patru impulsuri de tact, iesirile bistabililor trec pe nivel logic 0.

Informatia poate fi extrasa si in modul paralel, iesirile bistabililor formand un cuvant bi-

nar de patru biti: f f f f . De asemenea, registrul se poate incarca paralel cu cuvantul binar, folosind intrarile PRESET (PR), astfel ca se obtine un registru de deplasare cu incarcare para-lela si extragere seriala sau paralela a informatiei.

B) Aplicatie cu registre

In figura 6(a) este reprezentat un registru F de patru ranguri cu incarcare paralela (X X X X - intrari de date) si extragere paralela (F F F F - iesiri), iar in figura 6 (b) este dat simbolul grafic de reprezentare in scheme logice complexe.

Incarcarea paralela a cuvantului binar X3:0 in registrul F3:0 se efectueaza in momentul aplicarii impulsului de tact CK, operatie care se noteaza astfel:

(1) CK ∙ F X.

Registrul F3:0 poate avea mai multe surse de informatii, notate X3:0, Y3:0, Z3:0, pro-venind de la alte registre sau iesiri ale unor scheme combinationale, care se incarca succesiv in registrul F la semnalele de tact CK_i, CK_i respectiv CK_i (figura 7), conform urma-toarelor operatii:

(2)

Modul de incarcare secventiala a unui registru de la mai multe surse de informatii este utilizat in schema de principiu a unei unitati de executie (Unitate Aritmetica Logica - UAL) simple cu doi operanzi pe patru biti din figura 8.

Secventa de functionare a schemei este urmatoarea:

1) La tactul CK se incarca operanzii in registrele 1F si 2F:

CK ∙ 1F operand 1; 2F operand 2

2) La tactul CK are loc adunarea (ADN), prin activarea unui cod corespunzator de opera-tie in UAL, incarcarea registrului R cu rezultatul obtinut si a registrului CND cu indicatorii de conditii:

CK ∙ R 1F + 2F; CND INDICATORI.

3) La tactul CK are loc incarcarea registrului 1F cu rezultatul adunarii:

CK ∙ 2F R.

2.3 Circuite integrate cu bistabili

Circuitele integrate dedicate proiectarii diferitelor tipuri de registre pot contine 1, 2, 4 sau 8 circuite basculante bistabile realizate in tehnologie TTL sau CMOS.

I) Circuite integrate TTL cu bistabili

1) CDB 472 - 54/74 (LS) 72

Circuitul contine un bistabil "master-slave" de tip J-K, cu trei intrari de date tip J (J , J , J ), trei intrari de date tip K (K , K , K ), doua intrari asincrone (de initializare) PRESET (PR = ) si CLEAR (CL = ) (active pe nivel logic 0) si intrarea de tact CLOCK (CK = ) (activa la tranzitia impulsului de tact din 1 in 0 logic) - figura 9.

Din configuratia circuitului se constata ca datele se pot aplica pe intrarile multiple J sau K din cate trei surse diferite, deoarece intrarile respective sunt conectate la cate o poarta inter-na SI cu trei intrari (J = J J J respectiv K = K K K ). Daca unele din aceste intrari nu sunt utilizate se leaga la +Vcc (nivel logic 1).

Se utilizeaza in registre de deplasare si numaratoare sincrone (vezi si 2.2).

2) CDB 473 - 54/74 (LS) 73; 54/74 (LS) 107

Circuitul integrat CDB 473 - 54/74 (LS) 73 contine doi bistabili "master-slave" de tip J-K, fiecare bistabil avand intrarile de date (J si K), intrarea de aducere in 0 logic (stergere) CLEAR (CL = ) si intrarea de tact CLOCK (CK = ) separate. In figura 10 este repre-zentat unul din cei doi bistabili. Se utilizeaza mai ales in registre de deplasare.

Un circuit integrat asemanator este 54/74 (LS) 107, singura diferenta fiind numerotarea terminalelor de alimentare. Tabelul de adevar este identic cu tabelul din figura 10(b).

3) CDB 474 - 54/74 (LS) 74

Circuitul integrat are in componenta doi bistabili de tip D, fiecare bistabil dispunand de

o intrare de date D, o intrare de tact CLOCK (CK) - activa pe frontal crescator al impulsului de tact, si intrarile asincrone (de initializare) PRESET (PR = ), CLEAR (CL = ) - active

pe nivel logic 0 (figura 11).

Circuitul are aplicatii in realizarea registrelor tampon si de memorare, a registrelor de deplasare si numaratoarelor, atunci cand numarul circuitelor logice suplimentare la intrari este redus.

4) CDB 475 - 54/74 (LS) 75

Acest circuit integrat este alcatuit din patru CBB de tip D cu "latch", fiecare bistabil avand o intrare de date D. Intrarile de tact/validare CLOCK/ENABLE (CK/EN) sunt comune la cate doi bistabili: EN 1-2 respectiv EN 3-4 (figura 12).

Circuitul se utilizeaza mai ales in registre de memorare de date.

5) CDB 476 - 54/74 (LS) 76

Circuitul integrat este format din doi CBB M-S de tip J-K, fiecare bistabil avand intra-rile de date (J si K), doua intrari asincrone (de initializare) PRESET (), CLEAR (), ac-tive pe nivel logic 0 si intrarea de tact CLOCK (), activa la tranzitia impulsului de tact din 1 in 0 logic (figura 13).

Din analiza functionarii unui bistabil component se constata ca acesta are acelasi mod de operare ca bistabilul circuitului integrat CDB 472 - 54/74 (LS) 72 din figura 9, cu deo- sebirea ca datele de intrare J si K provin de la o singura sursa de informatii. Se utilizeaza in numaratoare sincrone, pentru a elimina circuitele logice externe.

6) CDB 495 - 54/74 (LS) 95; 54/74 (LS) 295

Circuitul CDB 495 - 54/74 (LS) 95 este un registru de deplasare pe patru biti. Datele se pot introduce in modul serial pe intrarea I_S , sau in modul paralel pe intrarile A (cea mai putin semnificativa), B, C, D si se extrag paralel pe iesirile Q_A, Q_B, Q_C, Q_D (cea mai semnificativa). El mai dispune de o intrare de mod de comanda (control) MC si de doua intrari de tact CK1 (R), CK2 (L). Registrul poate functiona in trei moduri: cu incarcare paralela a informatiei, cu deplasare spre dreapta, sau cu deplasare spre stanga. Cele doua intrari de tact se utilizeaza pentru comanda sensului deplasarii informatiei prin registru: CK1R (Right), pentru deplasarea spre dreapta (de la Q_A la Q_D) si CK2L (Left), pentru deplasarea spre stanga (de la Q_D la Q_A).

Sinteza functionarii registrului este prezentata in tabelul de adevar din figura 14.

Functionare

a) Regimul de incarcare paralela a datelor corespunde aplicarii celor patru biti pe intra-rile A, B, C, D atunci cand intrarea de mod de comanda MC = 1. Datele introduse in bistabili vor aparea la iesirile corespunzatoare, dupa frontul descrescator (negativ) urmator al intrarii de tact CK2 (L). In timpul incarcarii intrarea seriala de date I_S (pinul 1) este inhibata.

b) Deplasarea spre dreapta se efectueaza pe frontul descrescator al intrarii de tact CK1 (R) si cand MC = 0.

c) Pentru a obtine deplasarea spre stanga a informatiei mai intai se realizeaza conexiu-nile externe intre iesirea fiecarui bistabil si intrarea paralela a bistabilului anterior: Q_B la A, Q_C la B si Q_D la C. Datele se introduc in modul serial pe intrarea D (cea mai semnificativa) a registrului. Acest regim de functionare are loc pe frontul descrescator al intrarii de tact CK2 (L) si MC = 1.

Se poate utiliza acelasi impuls de sincronizare pentru a comanda cele doua intrari de tact daca cele doua moduri de functionare (comanda) dorite permit acest lucru.

Toate modificarile starilor logice ale intrarii de mod de comanda MC trebuie efectuate in mod normal atunci cand intrarile de tact sunt pe nivel logic 0. Totusi, ultimele trei linii ale tabelului de adevar arata ca, in acest caz, starile iesirilor registrului sunt memorate/salvate.

Circuitul integrat 54/74 (LS) 295 este asemanator cu circuitul prezentat anterior, fiind un registru de deplasare la dreapta sau la stanga si care are iesirile in trei stari logice (TSL). In acest caz, intrarea de tact CK2 (L) este si o intrare de comanda pentru iesiri, astfel ca atunci cand CK2 (L) = 1 iesirile sunt in stare de inalta impedanta (HiZ), nefiind afectata functiona-rea secventiala a registrului.

7) Alte registre

▪ 54/74 (LS) 164 - registru de deplasare pe opt biti, cu introducere seriala pe doua in-trari si extragere paralela

▪ 54/74 (LS) 165 - registru de deplasare pe opt biti, cu introducere paralela sau seriala si extragere seriala.

II) Circuite integrate CMOS cu bistabili

1) MMC (CD) 4013

Circuitul are doi bistabili de tip D, care au fiecare o intrare de date D, doua intrari asin-crone RESET (R) si SET (S) si o intrare de tact CK (figura 15). Intrarile asincrone, care sunt independente si prioritare fata de intrarile de date si de tact, sunt active pe nivel logic 1.

Datele de intrare sunt acceptate atunci cand CK = 1 si sunt transferate la iesire pe fron-tul crescator al tactului.

2) MMC (CD) 4027

Circuitul integrat este format din doi CBB "master-slave" (M-S) de tip J-K, fiecare bistabil avand intrarile de date (J si K), doua intrari asincrone (de initializare): SET (S) (pen-tru aducerea iesirii Q pe nivel logic 1) si RESET (R) (pentru aducerea iesirii Q pe nivel logic 0) si intrarea de tact CLOCK (CK). Intrarile asincrone, care sunt independente si prioritare fa-ta de intrarile de date si de tact, sunt active pe nivel logic 1.

Datele aduse pe intrari sunt acceptate atunci cand CK = 0, fiind apoi transferate la iesiri pe frontul crescator al impulsului de tact (figura 16).

3) MMC (CD) 4043; MMC (CD) 4044

Circuitul integrat MMC (CD) 4043 contine patru CBB de tip R-S cu "latch" cu porti SAU-NU. Fiecare bistabil are doua intrari de date active pe nivel logic 1: S (pentru inscrierea cifrei binare 1) si R (pentru inscrierea cifrei binare 0) si o iesire Q de inalta impedanta (HiZ), caracteristica circuitelor logice cu trei stari (TSL - Tri State Logic - vezi 5.2.6), activa de asemenea pe nivel logic 1. Intrarea de validare/inhibitie ENABLE este comuna celor patru bistabili din capsula si este activa pe nivel logic 1 (figura 17).

Un circuit asemanator din punct de vedere al intrarilor si iesirii este MMC (CD) 4044, care insa este realizat cu porti SI-NU. De data aceasta starile interzise sunt 1R = 0 si 1S = 0, iar iesirea 1Q nu se modifica starea la momentul urmator t atunci cand 1R = 1 si 1S = 1.

4) MMC (CD) 4095; MMC (CD) 4096

Circuitul MMC (CD) 4095 contine un CBB "master-slave" (M-S) de tip J-K care are intrari multiple neinversate de date (tip J = J J J si tip K = K K K , realizate cu porti SI), doua intrari asincrone RESET (R) si SET (S) (active pe nivel logic 1), care sunt indepen-dente si prioritare fata de intrarile de date si de tact, si intrarea de tact CLOCK (CK), care este activa in timpul tranzitiei pozitive a impulsului de tact (din 0 in 1 logic) (figura 18).

Daca unele din intrarile de date nu sunt utilizate se conecteaza la "+" (V_DD) (nivel lo-gic 1). De altfel, daca toate intrarile de date J si K sunt legate la "+" (V_DD), intrarile asincrone R si S la GND (V_SS) iar pe intrarea de tact CK se aplica datele T atunci bistabilul devine un CBB M-S de tip T ("toggle").

Circuitul integrat MMC (CD) 4096 este asemanator cu MMC (CD) 4095, cu deosebirea ca intrarile de date J respectiv K sunt negate, astfel ca J = J J si K = K K . Functionarea celor doua tipuri de bistabili este identica. Circuitul MMC (CD) 4096 devine un CBB M-S de tip D ("delay") daca intrarile J , J si se leaga impreuna si constituie intrarea de date D, intrarea se conecteaza la GND (V_SS) iar intrarile K si K se leaga la "+"(V_DD).

5) MMC (CD) 4015

Circuitul este format din doua registre statice de deplasare pe patru biti, identice din punct de vedere constructiv (contin CBB "master-slave" de tip D) si independente din punct de vedere al functionarii. Ele au cate o intrare de date D in modul serial, cate o intrare de tact CK, cate o intrare de punere pe 0 logic (stergere/initializare) R (activa pe nivel logic 1), si ca-te patru iesiri in modul paralel Q_A (cea mai putin semnificativa), Q_B, Q_C, Q_D (figura 19).

Nivelul logic prezent la intrarea de date D este transferat in primul bistabil al registrului (cu iesirea Q_A) si deplasat spre bistabilul urmator la fiecare tranzitie pozitiva (din 0 in 1) a impulsului de tact CK.

Un registru pe opt biti se obtine usor prin interconectarea tuturor bistabililor circuitului, avand o linie comuna de tact CK si o linie comuna de resetare R. Datele se introduc pe intra-rea D a primului bistabil (cel mai putin semnificativ).

Observatie. Circuitele logice statice sunt conectate permanent la tensiunea de alimenta-re (vezi 5.3.2.1).

6) MMC (CD) 4076

Circuitul integrat contine un registru pe patru biti, realizat cu CBB de tip D, cu iesiri de inalta impedanta (TSL) si o logica interna de comanda (LIC) realizata cu diferite porti logice (figura 20(a)).

Fiecare bistabil al registrului are o intrare de date D si o iesire Q. Sincronizarea bista-bililor se efectueaza pe linia comuna a intrarii de tact CK, iar aducerea lor pe nivelul logic 0 (stergerea) se obtine cand linia comuna de RESET (R) este trecuta pe nivel logic 1.

Registrul dispune de doua intrari de validare a datelor de intrare (DDI - Data Disable Inputs) G , G , utilizate pentru a permite incarcarea datelor D in fiecare bistabil, operatie care are loc pe urmatoarea tranzitie pozitiva a impulsului de tact, simultan cu G = 0 si G = 0 (fi-gura 20(b)).

Alte doua intrari de (in)validare (ODI - Output Disable Input) M si N, determina starile iesirilor bistabililor registrului. Astfel, daca M = 0 si N = 0 atunci iesirile registrului (Q1, Q2, Q3 si Q4) se gasesc in stari logice normale (0 sau 1), iar daca M = 1 si N = 1 atunci iesirile sunt invalidate independent de tact, ele prezentand starea de inalta impedanta (HiZ).

In figura 21 sunt date diagramele de semnale corespunzatoare semnalelor de intra-re CK, D, DDI = G (G ), ODI = M (N) si R precum si a iesirii Q a unui bistabil. Se observa alura formelor de unda la iesirea Q adusa in starea de inalta impedanta (HiZ) pen-tru ODI = 1, atunci cand iesirea este co-nectata fie la "+" (V_DD fie la "masa" (V_SS , printr-un rezistor de 1 kΩ.

Circuitul integrat se utilizeaza in registre de memorare cu introducere si extragere paralela a informatiei, avand 4, 8, 16 etc. biti.

7) Alte registre

▪ MMC (CD) 4014 este un registru care contine opt bistabili "master -slave" de tip D, cu introducere seriala sau para-lela a informatiei si cu extragere seriala a informatiei. Operatia de introducere se-riala sau paralela se realizeaza sincroni-zat cu tranzitia pozitiva (din 0 logic in 1 logic) a liniei comune de tact la comanda unei intrari speciale de control paralel/ serial. Atunci cand intrarea de control paralel/serial este pe nivel logic 0, datele sunt deplasate in modul serial in bistabi-lii registrului, in timpul tranzitiei pozitive a tactului.

6.3 Numaratoare si divizoare

Bistabilii se utilizeaza si in scheme cu numaratoare (divizoare) care pot efectua operatii de numarare a impulsurilor, de comandare a secventei de functionare a unui sistem si de divi-zare a frecventei. Deasemenea, cu CBB se pot realiza si operatori matematici.

Din punct de vedere functional numaratoarele sunt de tip asincron sau sincron.

1 Numaratoare asincrone cu transport succesiv

Aceste tipuri de numaratoare sunt cele mai simple si cel mai usor de proiectat. Totusi ele sunt limitat in ceea ce priveste viteza de lucru deoarece in astfel de numaratoare bistabilii nu sunt sub controlul unui singur impuls de tact si de aceea ele se numesc asincrone.

Figura 1 prezinta un numarator binar pe patru biti cu CBB de tip J-K, la care intra-rile de date J si K sunt conectate la o linie comuna aflata pe nivel logic 1.

Initial bistabilii sunt in starea 0 (Q = Q = Q = Q = 0). Aplicarea unui impuls la in-trarea de tact CK a CBB0 (cel mai putin semnificativ) va trece iesirea Q din starea 0 in sta-rea 1. CBB1 nu-si va schimba starea intrucat el este basculat de frontul negativ al impulsului de tact (tranzitia din 1 in starea 0). La venirea celui de-al doilea impuls de tact pe intrarea CBB0, Q va trece din starea 1 in starea 0. Aceasta schimbare de stare creaza frontul de cade-re necesar pentru a bascula CBB1 si deci iesirea Q va trece din 0 in 1 etc. Inainte de ce-al saisprezecelea impuls de tact, toti bistabilii sunt in starea 1. Impulsul de tact cu numarul 16 determina iesirile Q , Q , Q , Q sa revina in starea 0.

Se constata ca starile unui numarator binar de 4 biti se repeta dupa fiecare 2ⁿ impulsuri de tact, unde n reprezinta numarul de CBB si sunt in numar de16, de la 0 la (n - 1). In acest mod circuitul functioneaza ca numarator de impulsuri.

Pe de alta parte, CBB0 din numarator basculeaza la fiecare impuls de tact si, prin ur-mare imparte frecventa tactului aplicat la 2, CBB1 imparte frecventa aplicata 4, CBB2 la 8 si CBB3 la 16 (figura 2). Deci, un numarator cu n etaje (bistabili) poate fi utilizat pentru a imparti frecventa impulsurilor de tact la 2ⁿ, realizand astfel si functia de divizor de frecventa

In tabelul de adevar din figura 3 sunt date cele 16 stari binare ale numaratorului asincron pe patru biti cu transport succesiv din figura 1. Circuitul revine in starea initiala 0 0 0 0 dupa ce au fost numarate cele 16 impulsuri aplicate pe intrarea de tact CK.

Daca este necesara impartirea printr-o putere supe-rioara a lui 2, se pot adauga un numar corespunzator de etaje cu bistabili.

Un numarator asincron se realizeaza de obicei sub forma unui circuit integrat (considerat ca un numarator de tip elementar), care contine bistabili ce pot fi initializati pe o linie comuna de comenzi asincrone de tip PRESET sau CLEAR (RESET).

1.1 Numaratoare asincrone cu linie de ini-tializare de tip PRESET

Pentru a realiza un numarator-divizor cu linie comu-na PRESET care sa imparta prin orice numar intreg, se uti-lizeaza urmatorul algoritm:

1) Se cauta numarul n de CBB necesare:

2ⁿ N ⁿ

unde N reprezinta lungimea ciclului de numarare. Daca N nu este o putere intreaga a lui 2 se ia n dupa puterea ime-diat superioara.

2) Se leaga toti bistabilii intr-o schema de numarator asincron cu transport succesiv.

3) Se cauta numarul (momentul) binar (N - 1), adica starea tuturor CBB la momentul respectiv.

4) Se conecteaza toate iesirile bistabililor care au Q = 1 la momentul (N - 1) la intrarile unei porti logice externe SI-NU. Se aplica tactul pe una din intrarile portii SI-NU.

5) Se leaga iesirea portii SI-NU la intrarile PRESET ale tuturor bistabililor care au Q = 0 la momentul (N - 1).

6) Se initializeaza numaratorul astfel: pe frontul pozitiv (ascendent) al celui de al N - lea impuls de tact, toti bistabilii sunt repusi in starea logica 1, iar pe frontul pe frontul negativ (descensdent) al aceluiasi impuls de tact toate CBB trec pe nivel logic 0, adica numaratorul reia ciclul de numarare.

Exemplul 1. Sa se proiecteze un numarator asincron cu transport succesiv care sa numere pana la 10, format din CBB de tip J-K cu intrare PRESET de initializare.

R 1. Se construieste un numarator pentru care N = 10. Conform algoritmului pre-zentat mai sus, avem:

N . Rezulta ca sunt necesare patru CBB. Pentru N = 10, iesirile bistabililor vor fi: Q Q Q Q Q - cel mai putin semnificativ)

2) Se leaga toti bistabilii intr-o schema cum este cea prezentata in figura 4.

3) Momentul binar este (pentru N - 1 = 9) secventa de iesire: Q Q Q Q

4) Se conecteaza iesirile bistabililor CBB0 si CBB3 care au Q = 1 la momentul (N - 1) = 9, la intrarile portii SI-NU cu trei intrari. Se aplica impulsurile de tact CK pe intrarea ramasa libera a portii logice.

5) Se leaga iesirea portii SI-NU la intrarile PRESET (PR) ale bistabililor CBB1 si CBB2 care au Q = 0 la momentul (N - 1) = 9.

Tabelul cu starile binare ale numaratorului se construieste pe baza tabelului din figura 3, tinand cont ca N = 10.

1.2 Numaratoare asincrone cu linie de initializare de tip CLEAR (RESET)

Algoritmul de construire a unui astfel de numarator-divizor care sa imparta cu un nu-mar intreg N este :

1) Se cauta numarul n de CBB necesare:

ⁿ N ⁿ - vezi relatia (1)

unde N reprezinta lungimea ciclului de numarare. Daca N nu este o putere intreaga a lui 2 se ia n dupa puterea imediat superioara.

2) Se leaga toti bistabilii intr-o schema de numarator asincron cu transport succesiv.

3) Se cauta numarul (momentul) binar N, adica starea tuturor CBB la momentul respectiv.

4) Se conecteaza toate iesirile bistabililor care au Q = 1 la momentul N la intrarile unei porti logice externe SI-NU.

5) Se leaga iesirea portii SI-NU la intrarile CLEAR (RESET) ale tuturor bistabililor.

6) Numaratorul se initializeaza (adica iesirile trec pe nivel logic 0) atunci cand acesta atinge starea N astfel ca la iesirea portii logice SI-NU apare nivelul logic 0, care se propaga apoi pe intrarile asincrone CLEAR (RESET).

Exemplul 2. Sa se proiecteze un numarator asincron cu transport succesiv care sa numere pana la 12, format din CBB de tip J-K cu intrare CLEAR (RESET) de initializare.

R 2. Se realizeaza un numarator cu N = 10, pentru care:

N . Deci, sunt necesare patru CBB.

2) Se leaga toti bistabilii conform schemei din figura 5.

3) Momentul binar pentru N = 12 este secventa de iesire: Q Q Q Q Q - cel mai putin semnificativ).

4) Se conecteaza iesirile bistabililor CBB2 si CBB3 care au Q = 1 la momentul N = 12, la intrarile portii SI-NU cu doua intrari.

5) Se leaga iesirea portii SI-NU la linia comuna intrarilor CLEAR (RESET) ale tuturor bistabililor.

Starile binare ale numaratorului se stabilesc pe baza tabelului din figura 3, stiind ca N = 12.

Principalul dezavantaj al numaratoarelor asincrone este acela ca pot introduce impul-suri parazite in functionarea circuitelor logice care sunt conectate dupa acesta, din cauza in-tarzierilor de propagare a semnalelor prin bistabili care au un caracter cumulativ, conducand la micsorarea frecventei de lucru. O metoda de evitare a acestui fenomen o reprezinta utiliza-rea unor etaje externe de stocare (memorare) realizate cu porti logice.

2 Numaratoare sincrone cu transport succesiv

Numaratoarele sincrone elimina dezavantajul introdus de un numarator cu transport succesiv deoarece acum toti bistabili sunt controlati de acelasi impuls de tact. Frecventa de lucru este limitata numai de intarzierea oricarui bistabil, la care se adauga intarzierea produsa de portile logice externe.

In cazul general sinteza numaratoarelor sincrone cu transport paralel sau transport suc-cesiv se poate realiza cu ajutorul diagramelor Karnaugh.

2.1 Numaratoare sincrone cu transport paralel

Figura 6 prezinta un numarator sincron de patru biti cu transport paralel, denumit si transport anticipat. Tabelul de stari (de adevar) este sinonim cu tabelul din figura 3. Conform acestui tabel si a celor specificate in , CBB0 (cel mai putin semnificativ) tre-buie sa basculeze la fiecare impuls de tact, CBB1 basculeaza cand Q = 1, CBB2 basculeaza cand Q = Q = 1, iar CBB3 basculeaza cand Q = Q = Q . Asadar, comanda bistabilului CBB0 poate fi realizata prin mentinerea intrarilor J si K pe nivel logic 1. Pentru CBB1, in-trarile J si K se leaga la iesirea Q , pentru CBB2 comanda se realizeaza cu iesirea portii lo-gice SI-1 ale carei intrari sunt Q si Q , iar CBB3 este actionat de iesirea portii logice SI-2

ale carei intrari sunt Q , Q si Q

Observatie. Se pot utiliza porti logice SI-NU daca se complementeaza iesirile acestora cu inversoare NU.

Modul de proiectare a numaratorului analizat mai sus este valabil pentru situatiile in care numararea binara se realizeaza intr-un ciclu cu lungimea 2ⁿ. Pentru cicluri diferite de 2ⁿ se utilizeaza diagramele Karnaugh pentru fiecare bistabil

Intr-un numarator sincron cu transport paralel, odata cu cresterea numarului de etaje se mareste si numarul de porti logice ce trebuie comandate de bistabili. La fel creste si numarul de intrari necesare la fiecare poarta de comanda.

2.2 Numaratoare sincrone cu transport succesiv

Aceste numaratoare elimina dezavantajele numaratoarelor sincrone cu transport paralel enuntate anterior. Totusi, frecventa impulsurilor de tact este mai redusa din cauza intarzierilor de propagare a semnalelor prin logica de comanda formata din portile SI-NU si inversoarele NU, care compun portile logice SI din figura 7.

Lungimea ciclului unui numarator sincron este definita prin 2^N, unde N reprezinta nu-marul de bistabili. Numaratoarele cod binar - cod BCD (zecimal codat binar) realizeaza o de-cada de numarare a carei lungime de ciclu difera de 2^N deoarece starile de la 10 la 15 nu sunt utilizate in numararea BCD.

Nota. Exista numaratoare care dispun si de o intrare de mod de numarare, pentru nu-mararea directa sau inainte (COUNT-UP) sau pentru numararea inversa sau inapoi (COUNT- DOWN).

3 Circuite integrate cu functia de numarare-divizare

Circuitele integrate dedicate proiectarii diferitelor tipuri de numaratoare-divizoare sunt realizate in tehnologie TTL sau CMOS.

3.1 Circuite integrate TTL utilizate ca numaratoare-divizoare

Se vor prezenta circuite integrate cu functiile de numarator asincron cu transport succe-siv si numarator sincron.

1) CDB 490 - SN 54/7490 ; 54/74 (LS) 390

Circuitul integrat CDB 490 - SN 54/7490 contine un numarator decadic asincron cu transport succesiv, format din patru bistabili master-slave", dintre care unul este de tip R-S (cel mai semnificativ), iar ceilalti trei sunt de tip J-K. Bistabilii sunt interconectati astfel incat sa realizeze un divizor prin 2 si un divizor prin 5. Iesirile binare sunt D (Q_D), C (Q_C), B (Q_B) respectiv A (Q_A).

Circuitul dispune de doua intrari de numarare a impulsurilor care sunt active pe tranzi-tia descendenta a impulsului (din 0 logic in 1 logic): AI - conectata intern la intrarea de tact a bistabilului cu iesirea A (Q_A) si BDI - conectata intern la intrarile de tact ale bistabililor cu ie-sirile B (Q_B) respectiv D (Q_D).

Toti bistabilii sunt initializati cu comenzi asincrone de tip RESET prin doua perechi de borne, astfel ca daca R0(1) R0(2) = 1 1 atunci sunt inhibate intrarile de numarare si se forteaza ie-sirile circuitului in starile corespunza-toare cifrei 0 in cod BCD (zecimal co-dat binar), iar daca R9(1)R9(2) = 1 1 atunci iesirile trec in starile corespun-zatoare cifrei 9 in cod BCD. Circuitul are functia de numarare cand cel putin cate o borna din fiecare pereche este pe nivel logic 0 (figura 8).

Deoarece iesirea A (Q_A) nu este conectata intern la etajele urmatoare, circuitul poate functiona in trei moduri distincte:

I) Cand este folosit ca numarator BCD, intrarea BDI trebuie sa fie conectata extern la ie-sirea A (Q_A). Impulsurile de numarare sunt aplicate pe intrarea AI iar secventa de numarare obtinuta este in concordanta cu tabelul de functionare I din figura 9.

II) In cazul modului de divizare simetrica prin 10, denumita si numarare 5-2" (Bi-Qui-nary Counter), utila pentru sintetizatoare de frecventa sau alte aplicatii care necesita divizarea unui numar binar prin 10, iesirea D (Q_D) trebuie sa fie conectata la intrarea AI. Impulsurile de numarare sunt aplicate pe intrarea BDI iar rezultatul divizarii se obtine la iesirea A (Q_A) - vezi tabelul II din figura 9.

III) Pentru utilizarea ca divizor prin 2 si prin 5 nu sunt necesare conexiuni externe. Bista-bilul cu iesirea A (Q_A) este utilizat ca element binar pentru functia de divizare prin 2. Intrarea BDI este utilizata pentru a obtine divizarea prin 5 la iesirile D (Q_D) - vezi tabelul III din figu-ra 9. Desi cele doua numaratoare functioneaza independent, totusi cei patru bistabili sunt adusi simultan in starea 0.

Circuitul integrat 54/74 (LS) 390 contine doua numaratoare decadice asincrone pe patru

biti, care

au fiecare cate o intrare de numarare AI (activa la tranzitia descendenta a impulsu-lui) si cate o intrare asincrona de initializare CLEAR (activa pe nivel logic 1, cand trece in sta-rea logica 0 iesirile bistabililor).

2) CDB 492 - SN 54/74 (LS) 92 

Circuitul contine un numarator asincron cu transport succesiv, format din patru bista-bili master-slave" de tip J-K. Bistabilii sunt interconectati astfel incat sa realizeze un divi-zor prin 2 si un divizor prin 6. Iesirile binare sunt notate cu D (Q_D), C (Q_C), B (Q_B), A (Q_A).

Circuitul dispune de doua intrari de numarare a impulsurilor care sunt active pe tranzi-tia descendenta a impulsului (din 0 logic in 1 logic): AI - conectata intern la intrarea de tact a bistabilului cu iesirea A (Q_A) si BCI - conectata intern la intrarile de tact ale bistabililor cu ie-sirile B (Q_B) respectiv C (Q_C).

Toti bistabilii sunt initializati (stersi) cu comenzi asincrone de tip RESET prin pe-rechea de borne R0(1) R0(2). Daca ambele borne sunt in starea 1 atunci sunt inhibate in-trarile de numarare si se forteaza iesirile cir-cuitului in starile corespunzatoare cifrei 0 in cod BCD (zecimal codat binar). Circuitul nu-mara cand cel putin una din borne este pe ni-vel logic 0 (figura 10).

Deoarece iesirea bistabilului A (Q_A) nu este conectata intern la bistabilii urmatori, nu-maratorul poate functiona in trei moduri:

I) Cand este utilizat ca divizor prin 12, iesirea A (Q_A) trebuie sa fie conectata extern la intrarea BCI. Impulsurile de numarare se aplica pe intrarea AI. La iesirile B (Q_B), C (Q_C), D (Q_D) se realizeaza divizari prin 2, 6 respectiv 12, conform tabelului I din figura 11.

II) Divizarea prin 12 se mai poate obtine daca iesirea lui D (Q_D) se conecteaza extern la intrarea AI. Impulsurile de numarat se aplica la intrarea BCI. La iesirile C (Q_C), D (Q_D) si A (Q_A) de obtine semnale a caror frecventa este divizata prin 3, 6 respectiv 12 (vezi tabelul II din figura 11).

III) Cand este utilizat ca divizor prin 6, impulsurile de numarare sunt aplicate pe intrarea BCI. La iesirile C (Q_C) si D (Q_D) se obtin simultan divizari prin 3 respectiv 6 (vezi tabelul III din figura 11). Bistabilul A (Q_A) poate fi folosit independent cu conditia ca operatia de stergere sa coincida cu stergerea divizorului prin 6.

3) CDB 493 - SN 54/74 (LS) 93; 54/74393

Circuitul CDB 493 este un numarator asincron cu transport succesiv, alcatuit din patru bistabili master-slave" de tip J-K. Bistabilii sunt conectati astfel incat sa realizeze un divi-zor prin 2 si un divizor prin 8. Iesirile binare sunt notate cu D (Q_D), C (Q_C), B (Q_B), A (Q_A).

Cele doua intrari de numarare a impulsurilor, care se activeaza pe tranzitia descendenta a impulsului (din 0 logic in 1 logic), sunt: AI - conectata intern la intrarea de tact a bistabilu-lui cu iesirea A (Q_A) si BI - conectata intern la intrarea de tact a bistabilului cu iesiria B (Q_B).

Bistabilii sunt initializati cu comenzi asincrone de tip RESET prin trecerea pe nivel lo-gic 1 a bornelor R0(1) si R0(2). In acest fel sunt inhibate intrarile de numarare si se forteaza iesirile circuitului in starile corespunzatoare cifrei 0 in cod BCD (zecimal codat binar). Circu-itul numara cand cel putin una din borne este pe nivel logic 0. Tabelul de initializare este acelasi cu cel din figura 10.

Intrucat iesirea bistabilului A (Q_A) nu este conectata intern la eta-jele urmatoare, numaratorul poate functiona in doua moduri:

I) Cand este utilizat ca numara-tor asincron cu transport succesiv de patru biti, iesirea A (Q_A) trebuie sa fie conectata extern la intrarea BI. Impulsurile de numarare sunt aplica-te pe intrarea AI. La iesirile D (Q_D), C (Q_C), B (Q_B), A (Q_A) se realizeaza simultan divizari prin 2, 4, 8 si 16, conform tabelului de functionare I din figura 12.

II) Cand este utilizat ca numara-tor asincron cu transport succesiv de trei biti, impulsurile de numarare se aplica pe intrarea BI. La iesirile B (Q_B), C (Q_C) si D (Q_D) se obtin simultan divizari prin 2, 4 respectiv 8 (tabelul II din figura 12). Bistabilul cu iesirea A (Q_A) poate fi folosit indepen-dent cu conditia ca operatia de stergere sa coincida cu aducerea la 0 a numaratorului de 3 biti.

Circuitul integrat 54/74393 contine doua numaratoare binare asincrone pe patru biti, care au fiecare cate o intrare de numarare AI (activa la tranzitia descendenta a impulsului) si cate o intrare asincrona de initializare CLEAR (activa pe nivel logic 1, cand trece in starea lo-gica 0 iesirile bistabililor).

4) CDB 4192 - SN 54/74 (LS) 192 

Circuitul este un numarator BCD (zecimal codat binar) sincron reversibil cu transport paralel, alcatuit din patru bistabili master-slave" de tip T, care au iesirile notate Q_A, Q_B, Q_C respectiv Q_D (cea mai semnificativa). Numarartorul mai dispune de intrari de date, intrari de tact, intrare de incarcare, intrare de stergere precum si de iesire de transport si iesire de im-prumut.

Cu ajutorul intrarilor de date A (cea mai putin semnificativa), B, C, D numaratorul se poate incarca in modul paralel.

Sincronizarea se obtine prin declansarea simultana a tuturor bistabililor ceea ce permite iesirilor sa-si schimbe nivelul logic in acelasi timp, conform logicii de comanda. In acest fel se elimina fenomenele tranzitorii aparute la iesirile unui numarator asincron in timpul propa-garii tactului. Se utilizeaza doua intrari de tact: COUNT-UP (CU), pentru numararea directa (inainte) si COUNT-DOWN (CD), pentru numararea inversa (inapoi) a impulsurilor. Bascula-rea celor patru bistabili se produce la o tranzitie din starea logica 0 in starea 1 a uneia din in-trarile de tact. Sensul de numarare este determinat de intrarea activata, in timp ce cealalta in-trare de tact este in starea logica 1.

Iesirile circuitului pot fi aduse in orice stare prin introducerea informatiei dorite pe in-trarile de date, cand intrarea de incarcare LOAD () este in starea 0. Operatia de incarcare este independenta de intrarile de tact.

Circuitul de incarcare este prevazut cu o intrare de stergere CLEAR (CL) care atunci cand este adusa in starea 1 forteaza toate iesirile bistabililor in starea 0. Operatia de stergere este independenta de intrarile de incarcare si numarare.

Iesirea de transport CARRY () este in starea 1 cand se atinge numarul zecimal ma-xim (10), dupa care trece pe nivel logic 0 atunci cand si intrarea de tact COUNT-UP (CU) este in starea logica 0.

Iesirea de imprumut BORROW () se afla in starea 1 cand se atinge numarul minim (numarul zecimal 0), dupa care trece in 0 atunci cand si intrarea de tact COUNT-DOWN (CD) este in starea 0.

Cand se numara direct (inainte) trebuie ca intrarea CD = 1, iar cand se numara in ordi-ne inversa (inapoi) trebuie ca CU = 1.

In figura 13 se dau diagramele de semnale care corespund urmatoarei secvente de functionare:

- se aduc iesirile Q_A, Q_B, Q_C, Q_D in starea logica 0 atunci cand CL = 1 (stergere - clear);

- se incarca in modul paralel la intrarile de date de exemplu numarul zecimal 13, care corespunde combinatiei D C B A = 1 1 0 1 in codul BCD (operatia de initializare - preset);

- ordinea impulsurilor la numarare directa (cand tactul CU trece din starea logica 0 in starea 1 iar tactul CD sta pe nivel logic 1) este: nr.14 (1 1 1 0) → nr.15 (1 1 1 1) → CARRY ( → nr.0 (0 0 0 0) → nr.1 (0 0 0 1) → nr.2 (0 0 1 0);

- ordinea impulsurilor la numarare inversa (cand tactul CD trece din starea logica 0 in starea 1 iar tactul CU sta pe nivel logic 1) este: nr.1 (0 0 0 1) → nr.0 (0 0 0 0) → BORROW ( = 0) → nr.15 (1 1 1 1) → nr.14 (1 1 1 0) → nr.13 (1 1 0 1).

Observatie. Initializarea completa consta in stergerea intrarilor de date (A, B, C, D), de incarcare (LOAD) si de numarare (COUNT-UP, COUNT-DOWN).

5) CDB 4193 - SN 54/74 (LS) 193 

Spre deosebire CDB 4192-SN 54/74 (LS) 192 care este un numarator BCD sincron, cir-cuitul integrat CDB 4193-SN 54/74 (LS) 193 este un numarator binar sincron reversibil pe patru biti cu transport paralel, astfel ca numarul zecimal maxim care se atinge la un ciclu de numarare este 16. Cu exceptia acestui fapt, in rest cele doua numaratoare sunt identice in pri-vinta tipurilor de intrari si de iesiri precum si a conditiilor de functionare.

In figura 14 se prezinta diagramele semnalelor pentru secventa de mai jos:

- se aduc iesirile Q_A, Q_B, Q_C, Q_D in starea logica 0 atunci cand CL = 1 (stergere - clear);

- se incarca in modul paralel la intrarile de date de exemplu numarul zecimal 7, care co-

respunde combinatiei D C B A = 0 1 1 1 in codul BCD (operatia de initializare - preset);

- ordinea impulsurilor la numarare directa (cand tactul de la intrarea CU trece din starea

logica 0 in starea 1 iar tactul CD sta pe nivel logic 1) este: nr.8 (1 0 0 0) → nr.7 (0 1 1 1) → CARRY ( → nr.0 (0 0 0 0) → nr.1 (0 0 0 1) → nr.2 (0 0 1 0);

- ordinea impulsurilor la numarare inversa (cand tactul CD trece din starea logica 0 in starea 1 iar tactul CU sta pe nivel logic 1) este: nr.1 (0 0 0 1) → nr.0 (0 0 0 0) → BORROW ( = 0) → nr.9 (1 0 0 1) → nr.8 (1 0 0 0) → nr.7 (0 1 1 1).

Observatie. Initializarea completa consta in stergerea intrarilor de date (A , B, C, D), de incarcare (LOAD) si de numarare (COUNT-UP, COUNT-DOWN).

Conectarea in cascada a numaratoarelor

In figura 15 este aratata o schema cu doua numaratoare NUM1 si NUM2 pe patru biti cu transport succesiv, la care conectarea in cascada (serie) s-a realizat prin legarea iesiri-

lor de transport () si de imprumut () la intrarea de numarare directa (CU) respectiv in-versa (CD) a numaratorului urma-tor. Se obtine un numarator com-plet pe opt biti (cu intrarile de date Q , Q ,, Q ), care se poate reali-za cu ajutorul numaratorului deca-dic 54/74192 (in cod BCD) sau cu numaratorul binar 54/74193.

Intrarea de mod de control MC comanda sensul numararii: da-ca MC = 0 se numara direct (inain-te), iar daca MC = 1 se numara in-vers (inapoi).

Pe baza acestei scheme se pot proiecta numaratoare sincrone reversibile cu incarcare paralela si transport succesiv pe 2ⁿ biti.

Un alt mod de conectare in cascada il reprezinta schema nu-maratorului-divizor prin N din fi-gura 16. Pe intrarile de date Q , Q ,, Q se introduce numarul N (in cod BCD sau binar) cu care se doreste divizarea frecventei f_in a impulsurilor. Aceste impulsuri, ca-re trebuie sa aiba o durata de mi-nim 30ns, se aplica la intrarea de tact CD a numaratorului NUM1. Frecventa divizata f_ies se obtine la borna a celui de al doilea nu-marator.

Daca numaratoarele sunt 54/ 74192 atunci frecventa de iesire se poate stabili cu relatia:

f_ies =  = ,

unde 1 ≤ N ≤ 99 (datele care se introduc la fiecare numarator sunt de la 0 la 9).

Frecventa de iesire pentru schema cu numaratoarele 54/74193 este:

f_ies =  = ,

unde 1 ≤ N ≤ 255 (datele care se introduc la fiecare numarator sunt de la 0 la 15).

Observatie. Datele se pot introduce cu comutatoare digitale obisnuite.

Implementarea numaratoarelor cu circuite logice TTL

Numaratoarele sincrone se mai pot implementa si cu ajutorul CBB de tip J-K din circu-itele integrate 54/7473 si 54/7473, pentru numaratoare binare divizoare prin 3, 4,., 15 pre-cum si prin utilizarea numaratoarelor asincrone din circuitele 54/7490, 54/7492 si 54/7493 pentru divizarea de exemplu prin 6, 88 (cu 7490), prin 7, 9, 11 (7492) sau prin 7, 9,., 15, 39,

125 (cu 7493) etc.

3.2 Circuite integrate CMOS utilizate ca numaratoare-divizoare

Se vor trece in revista cateva dintre aceste circuite.

1) MMC (CD) 4017 este un numarator-divizor zecimal (decadic) alcatuit din cinci CBB de tip D. Cele zece iesiri (notate 0, 1, ., 9) sunt decodificate, fiind active pe nivel logic 1. Intrarea de initializare RESET (R), activa pe nivel logic 1, trece in starea 0 iesirile circuitului. Numaratorul poate fi incrementat in doua moduri: fie pe frontul crescator al impulsului de tact prezent pe intrarea de tact CLOCK (CK) si cu intrarea de validare a tactului, denumita CLOCK INHIBIT sau CLOCK ENABLE () in starea logica 0, fie pe frontul cazator al impulsului pe intrarea de validare a tactului CLOCK INHIBIT (CLOCK ENABLE) cand intra-rea de tact CLOCK este 1. Daca se conecteaza in cascada mai multe circuite, se poate utiliza ca semnal de tact pentru numaratorul de rang imediat superior iesirea de transport CARRY OUT (), care este pe nivel logic 0 in timpul cand sunt active iesirile 5, 6, 7, 8 si 9.

2) MMC (CD) 4022 este un numarator-divizor octal format din patru CBB de tip D. Cele opt iesiri (notate 0, 1,., 7) sunt decodificate, fiind active pe nivel logic 1. Modul de functionare este asemanator cu cel al circuitului MMC (CD) 4017, avand aceleasi tipuri de in-trare de initializare (R), intrare de tact (CK) si intrare de validare a tactului () precum si iesirea de transport ().

3) MMC (CD) 4020, MMC (CD) 4024 si MMC (CD) 4040 sunt numaratoare binare re-alizate cu CBB master-slave". Primul are 14 bistabili si numai 12 iesiri (Q , Q ,., Q ), al doilea are 7 bistabili si 7 iesiri (Q , Q ,., Q ), iar al treilea circuit dispune de 12 bistabili si 12 iesiri (Q , Q ,., Q ). Cu linia de initializare RESET (R) pe nivel logic 1 se sterg toti bis-tabilii. Numaratoarele sunt incrementate pe frontul negativ (descendent) al impulsului de tact aplicat la intrarea de tact CLOCK.

4) MMC (CD) 4029 este un numarator pe patru biti reversibil sincron binar/zecimal, cu posibilitatea programarii in modul asincron. Numaratorul dispune de urmatoarele accesuri:

- patru iesiri pentru extragerea datelor in modul paralel: Q , Q , Q , Q ;

- patru intrari pentru introducerea datelor in modul paralel, notate P , P , P , P , sau JAM1, JAM 2, JAM 3, JAM 4,

- intrarea de tact CLOCK (CK) pentru sincronizare, activa pe frontul crescator al impul-sului de tact,

- intrarea de transport CARRY-IN sau CLOCK ENABLE (), activa pe nivel logic 0;

- intrarea de comanda a sensului de numarare (inainte/inapoi) COUNT-UP/COUNT-DOWN (UP/);

- intrarea de comanda a codificarii iesirilor (binar/zecimal) BINARY/DECADE (B );

- intrarea de validare a programarii asincrone PRESET ENABLE (PE), prioritara si acti-va pe nivel logic 1, utilizata pentru validarea introducerii paralele a datelor in numarator;

- iesirea de transport CARRY-OUT (), activa pe nivel logic 0 atunci cand numarato-rul atinge valoarea maxima si = 0.

Numaratorul este incrementat cu un pas (numar) la tranzitia pozitiva (ascendenta) a im-pulsului de tact si atunci cand = 1 sau PE = 1.

Alte numaratoare pe patru biti programabile sunt:

- CD 40160: numarator zecimal sincron, cu comanda asincrona de aducere in starea 0

- CD 40161: numarator binar sincron, cu comanda asincrona de aducere in starea 0

- CD 40162: numarator zecimal sincron, cu comanda sincrona de aducere in starea 0

- CD 40163: numarator binar sindron, cu cu comanda sincrona de aducere in starea 0

- MMC (CD) 40192: numarator zecimal sincron si reversibil

- MMC (CD) 40193: numarator binar sincron si reversibil.