Microprocesoare

Exista 2 categorii de microprocesoare:

CISC (capitolul 3) - Complet Instruction Set Computing: Intel, AMD, Cyrix III ( dar sunt aproximativ 50 de firme producatoare)

RISC (capitolul 4) - Reduced Instruction Set Computing: Alpha AXP, Power PC, MIPS, Sparc, PA ( de la HP), Java

Cel mai frecvent utilizate in favoarea maririi vitezei de executie si paralelismului (pentru servere)

3.1. Arhitectura de baza la microprocesoarele Intel Pentium

Prefetch buffer

Code Cache TLB

TLB - Translate Loofaside

Buffer

BTB - Branch Target Buffer

FPU - Floatting Point Unit

Interf CU mag

FPU

BTB

Data Cache TLB

Registre

V

U

256b

2x32b

64b

magistrala de adrese

magistrala de date

Pentium: - 32 de registre obtinute prin maparea celor 8 registre fizice.

Caracteristici generale ale microprocesoarelor:

viteza data de frecventa ceasului si de cate cicluri de ceas este nevoie pentru realizarea unei operatii

overclocking - setarea frecventei prin jumperi

dimensiunea magistralei: de adrese si de date ( rata de transfer)

cache L₁ aflat pe chip-ul microprocesorului si cache L₂ integrat pe microprocesor

In arhitectura de baza se disting urmatoarele componente:

2 unitati de executie pentru operatii cu numere intregi (U,V) organizate sub forma de pipeline. Cele 2 unitati pot executa simultan 2 instructiuni cu conditia ca efectuarea celei de-a doua sa nu depinda de rezultatul executiei primei instructiuni.

unitatea de VM (FPU) - lucreaza in SP, DP ( adica pe 32, 64 b) si executa operatii cu numere reale si instructiunile multimedia; organizarea este tot pipeline

memoria cache - L₁ aflat pe chip-ul microprocesorului - este divizat in 2 parti: cahe-ul pentru date si cache-ul pentru instructiunile programului (code). Desi sunt asociative in ambele sensuri, cele doua cache-uri difera prin modul de rescriere al continutului. Daca data cache-ului este de tip write back ( rescrie rezultatul intr-un singur ciclu de ceas), atunci code cache-ul este de tip write through (solicita timp de acces suplimentar, timp de acces la DRAM). Atat cache-ul de date, cat si cel de code includ un mecanism TLB, care reduce asocierea dintre adresa simbolica folosita in diverse programe, cu adresa fizica, unde se incarca la momentul executie- unde are loc.

magistrale: - de adrese ( 32b la Pentium, 36b la Pentium 3, 64b la Pentium4), ofera informatii privind capacitatea de adresare a microprocesorului. ( daca are 32b poate vedea 2³² adrese = 2³⁰x2² deci aproximativ 4GB de RAM)

- de date ofera informatii privind rata de transfer

Prefetch buffer - buffer de incarcare anticipata a instructiunilor. Instructiunile programului (codul) din cache-ul pentru instructiuni se incarca intre Prefetch buffer printr-o magistrala de 256 b, deci o capacitate de cel putin 2 ori mai mare decat exista pentru executie (U-32b, V-32b, FPU-64b un total de 128 b). Codul este testat pentru a depista existenta instructiunilor alternative, atunci cand se identifica o instructiune alternativa aceasta va fi transmisa pentru rezolvare la BTB.

BTB - reprezinta unitatea de destinatie salturi. Aceasta unitate rezolva conditia impusa de pipelines, care isi solicita incarcarea instructiunilor in ordinea executiilor. Deci BTB va incarca in Prefetch Buffer secventa corespunzatoare de instructiuni aferenta indeplinirii sau nu a conditii specificate.

Executia a 2 instructiuni se desfasoara in 5 etape:

incarcarea din cahe-ul de cod a instructiunilor in Prefetch Buffer

decodificarea primei instructiuni si calculul adresei

decodificarea celei de-a doua instructiune si calcularea adresei

executarea simultana a celor 2 instructiuni

write back sau rescrierea in data cache a rezultatului

Se observa ca cele 5 etape pot sa genereze anumite stari conflictuale pe care Intel le numeste stari de hazard:

microprocesorul nu dispune la un moment dat de resursele necesare executiei unei combinatii particulare de instructiuni

executia celei de-a doua instructiuni depinde de rezultatul executiei instructiunii anterioare - - - se pierde timp

destinatia saltului nu se afla in acel moment in cache-ul de cod ( miss cache)ceea ce va solicita incarcarea adresei respective din DRAM.

3.2. Caracteristicile lui Pentium 4

tehnologia Hyper Pipeline cu linii de asamblare in 20 de etape. Pipelines ating viteze ridicate, iar instructiunile sunt descompuse in operatii si se numesc microoxuri, caracteristica microprocesoarelor RISC

existenta unui cache pentru instructiuni, ce include si urmarirea ordinii de executie a acestora. Este de tip asociativ, pe 4 cai.

dublarea frecventei pentru executia operatiilor cu numere intregi (3 GHz) prin activarea de semnale atat pe frontul crescator, cat si pe cel descrescator.

existenta a 2 canale pentru RIMM-uri, care permit atingerea 3,2 GBps, rata de transfer

o predictie imbunatatita a instructiuni alternative, prin existenta unui buffer de 4K, in care sunt pastrate ultimele destinatiei de salt utilizate de program

existenta unui cache de transfer de 256K, ceea ce permite atingerea unei rate de 48 de GBps ( intre cache si microprocesor) prin activarea a 32B simultan la un ciclu de ceas

includerea de 76 de instructiuni noi pentru extinderile multimedia din totalul de 144. Intel numeste aceasta extindere SSE 2.

utilitate pentru editarea, encodarea audio-video si pentru internet