Circuite secventiale in tehnologia CMOS

Circuite secventiale in tehnologia CMOS

In lucrarile anterioare au fost prezentate principalele caracteristici ale circuitelor logice combinationale in tehnologia CMOS. Circuitele care fac parte din clasa sistemelor combinationale au proprietatea de a stabili relatii logice, exprimabile matematic prin ecuatii intre semnalele de intrare si cele de iesire, fara a lua in considerare variabile care descriu starea sistemului la un moment dat. Semnalele de iesire se proceseaza ca o combinatie matematica a semnalelor de intrare si de control de la momentul de timp curent, fara a depinde si de starile anterioare ale iesirilor. Specific pentru sistemele combinationale este sa nu contina elemente de memorare si sa nu utilizeze semnale de ceas. Spre deosebire de aceasta clasa a circuitelor combinationale, circuitele secventiale exprima semnalele de iesire pentru momentul de timp curent in functie de semnalele de intrare (semnale de date si control) si de starile anterioare ale semnalelor de iesire. Se poate spune astfel ca sistemele secventiale sunt cu memorie.

Obiective

Lucrarea propune studiul functionarii unor circuite secventiale statice fundamentale: bistabilele RS, D si JK. Se vor prezenta parametrii circuitelor bistabile implementate la nivel de porti logice si tranzistoare MOS si vor fi generate simboluri ale circuitelor editate pentru a putea fi utilizate in dezvoltarea unor aplicatii digitale mai complexe

Fundamentarea teoretica

Pentru ca un circuit sa poata evalua semnalul de iesire si in functie de starile anterioare prin care a trecut, trebuie sa fie capabil sa stocheze date, altfel spus sa contina un element de memorie. Proprietatea esentiala a unui circuit cu memorie este ca mentine informatia stocata pana cand o instructiune comanda stocarea altor date. Elementul fundamental de memorie este acela care stocheaza un bit. Exista structuri de memorie care pastreaza bitul stocat doar cat timp sunt alimentate, iar acest tip de memorii intra in componenta circuitelor secventiale statice. Circuitele secventiale contin bucle interne de reactie care descriu starea circuitului la un moment dat prin marimi de stare. Semnalele de iesire se constituie ca si combinatii logice intre aceste semnale de stare si semnalele de comanda aplicate din exterior, dupa cum este prezentat in figura F4.1.

Figura F4.1. Schema de principiu a unui circuit secvential

Latch pozitiv si latch negativ

Structurile de tip latch sunt circuite secventiale active pe palier care preiau semnalul de date de la intrare (semnalul D) si il redau la iesire (semnalul Q) fie pe palierul pozitiv al semnalului de ceas (latch pozitiv), fie pe palierul negativ (latch negativ). Pentru latchul pozitiv, daca ceasul este "LOW" circuitul mentine la iesire ultima valoare D citita (valoarea semnalului D la tranzitia spre "LOW" a ceasului); similar, daca semnalul de ceas este "HIGH", latchul negativ memoreaza pe iesire ultima valoare a intrarii D.

Structura cea mai robusta in aplicatii pentru implementarea circuitelor secventiale de tip latch utilizeaza porti de transmisie in configuratie de multiplexoare. Structurile celor doua circuite prezentate in F4.2 se bazeaza pe ecuatia care descrie functionarea unui circuit MUX2:1:

(E4.1)

Figura F4.2. Circuite latch negativ (a) si pozitiv (b) bazate pe multiplexoare

O implementare cu tranzistoare a circuitului latch pozitiv este prezentata in F4.3; daca semnalul CLK este "HIGH" poarta de transmisie TG1 este activa iar latchul transmite datele D pe iesirea Q. In tot acest interval de timp bucla de reactie este intrerupta de poarta de transmisie TG2 care este blocata. Daca semnalul de ceas este "LOW" TG1 este inactiva, iar bucla de reactie activata de TG2 asigura ca iesirea nu isi modifica starea.

Figura F4.3. Latch pozitiv implementat cu porti de transmisie in configuratie de multiplexor

Circuite secventiale bistabile

Bistabilele sunt celule elementare de memorie logica ce au doua stari logice stabile: "0" si "1". In absenta unui semnal de comanda care sa determine schimbarea valorii stabile de la iesire, circuitele bistabile pastreaza iesirea in starea stabila, presupunand ca alimentarea circuitului nu se modifica. O alta denumire consacrata pentru aceste circuite este "flip-flop", sugerand tranzitia comandata a unui circuit intre cele doua stari stabile.

Principiul master-slave

Circuitele secventiale active pe palier au dezavantajul unei sensibilitati ridicate la semnalele parazite care pot sa apara pe durata impulsului ceasului. Aceste semnale parazite pot sa valideze incorect iesirea circuitului. Circuitele secventiale active pe unul din fronturile semnalului de ceas se construiesc cel mai simplu in configuratie master-slave; aceasta structura presupune conectarea in cascada a doua circuite active pe palier (de exemplu de tip latch): unul negativ - master si unul pozitiv - slave, pentru a forma un circuit secvential activ pe frontul crescator al ceasului, sau invers pentru a forma un circuit activ pe frontul descrescator. Structura unui circuit activ pe front este prezentata in figura F4.4.

Figura F4.4. Circuit master-slave activ pe front crescator

Pentru semiperioada "LOW" a ceasului etajul master este activ, iar intrarea de date D este transmisa in punctul Q_m; in acest timp etajul slave este inactiv si mentine prin bucla de reactie iesirea Q la aceeasi valoare logica. Pe frontul crescator al semnalului de ceas etajul master devine inactiv, semnalul in punctul Q_m nu mai variaza mentinand constanta valoarea ultimului esantion al semnalului D; concomitent etajul slave se activeaza si transmite valoarea Q_m la iesirea Q. Astfel, semnalul de la iesirea circuitului este chiar valoarea D preluata pe frontul crescator al semnalului de ceas.

Bistabilul RS

Circuitele bistabile RS au doua intrari numite Reset si Set care forteaza inscrierea unui bit de 0 respectiv 1 pe pinul Q de iesire. Specific circuitelor bistabile este faptul ca iesirile Q si se gasesc intotdeauna in stari complementare. Existenta unui semnal la iesire este conditionata de prezenta semnalului de ceas CLK; altfel spus, variatia semnalelor R si S nu are nici un efect asupra iesirilor daca semnalul de ceas nu valideaza iesirile. Pornind de la tabelul de adevar T4.1 care descrie functionarea circuitului, se deduce schema electrica din F4.5. Din analiza circuitului se observa ca pentru combinatia "00" la intrare, iesirile circuitului nu se modifica; cand insa pe pinii de intrare se aplica "01" sau "10", iesirea Q este fortata in "1" (se seteaza), respectiv "0" (se reseteaza) indiferent de valoarea anterioara. Pentru combinatia "11" la intrare, semnalele de pe cele doua iesiri sunt ambele fortate in "1". Pentru aceasta combinatie de biti iesirea circuitului este asadar fortata in 1 cat timp ceasul este activ, insa la schimbarea valorii semnalului de ceas iesirea comuta in functie de care poarta SI comuta mai repede. Cum timpii de propagare pot fi diferiti, circuitul reactioneaza ca urmare a unui hazard logic, fiind imprevizibil. Acesta este motivul pentru care comanda R=S=1 este interzisa pentru bistabilul RS sincron.

R S CLK Q+ Iesirea X X Q HOLD Q HOLD SET RESET

Tabelul T4.1

Figura 4.5. Bistabilul RS sincron: tabel si schema logica.

Bistabilul D

O prima imbunatatire care se poate aduce bistabilului RS sincron este aceea de a elimina combinatia de biti interzisa de la intrare. In acest fel este evitata contradictia intre cei doi biti de comanda care se aplica circuitului. Bistabilul D sincron are o singura intrare de comanda, numita D; schema electrica este prezentata in F4.6, iar tabelul T4.2 descrie functionarea bistabilului D; circuitul este activ pe palier, iar iesirea este conditionata de semnalul de ceas: daca ceasul este "HIGH" circuitul permite transmiterea datelor D pe iesire, in caz contrar iesirea nu isi modifica starea.

D CLK Q+ Iesirea X Q HOLD Transfera D Transfera D

Tabelul T4.2

Figura 4.5. Bistabilul D activ pe palier: tabel si schema logica.

Structura circuitului din figura F4.4 este redesenata mai jos pentru cazul general. Pornind de la schema electrica a bistabilului D activ pe palier si urmarind implementarea unui bistabil master-slave activ pe front, obtinem schema practica unui bistabil D.

Figura 4.6. Bistabilul D activ pe front: diagrama de principiu (a) schema logica (b).

Cele doua bistabile care functioneaza alternativ: bistabilul master este activ pe palierul "HIGH" al semnalului de ceas, in timp ce bistabilul slave este dezactivat de inversor. In acest interval semnalul de intrare se transmite de la intrarea D la iesirea bistabilului master, fara a afecta insa iesirea Q; incepand cu frontul descrescator de ceas bistabilul slave se activeaza si preia ultimul esantion al semnalului D transferat de master la propria iesire. Aceasta valoare se transmite la iesirea Q. Se poate observa ca semnalul de iesire nu poate varia pana ce semnalul de ceas nu trece succesiv prin cele doua fronturi.

Bistabilul D (sincron, activ pe front) este utilizat deseori ca circuit de memorie pentru stocarea pe termen scurt a unui bit. Semnalul de ceas (mai general, semnal de validare care poate sa fie si aperiodic) se aplica printr-un pin care actioneaza ca o linie de comanda write a unei memorii; astfel, cand aceasta comanda este activata prin 1 logic valoarea de la intrarea D este inscrisa pe iesirea circuitului. Pentru o comanda 0 valoarea inscrisa este pastrata, memorata.

Bistabilul JK

Bistabilul JK pastreaza cele doua intrari cu rol de set si reset ale bistabilului RS, fiecare specializata pentru inscrierea lui "1" respectiv "0" pe iesire. Pentru a elimina combinatia interzisa (R=S=1) se introduce o functie suplimentara pentru cazul in care ambele intrari devin active in acelasi timp. In acest caz iesirea circuitului trece in starea complementara starii anterioare. Pentru bistabilul JK intrarea set este numita J, iar intrarea reset, K. Tabelul T4.3 descrie functionarea bistabilului, iar figura F4.7 prezinta structura circuitului in configuratie master-slave.

J    K CLK Q+ Iesirea X X Q HOLD 0 Q HOLD 1 Reset 0 Set 1 Schimba starea

Tabelul T4.3

Figura 4.7. Bistabilul JK activ pe front: tabel de adevar (a) schema logica (b).

Desfasurarea lucrarii

Parametrii dinamici ai circuitelor secventiale

Pentru o functionare sincrona corecta a circuitelor secventiale se impune ca datele si comenzile sa fie prezente la intrarile circuitelor inainte, pe durata si dupa aparitia frontului activ al semnalului de ceas. Exista trei parametri dinamici importanti asociati unui circuit secvential, registru sau bistabil. Acestia sunt prezentati in F4.8. Timpul de preafisare (set-up time, t_su) este intervalul minim de timp cu care semnalul de date sau comanda trebuie aplicat inaintea frontului activ al semnalului de ceas. Timpul de mentinere (hold time, t_h) reprezinta durata minima in care semnalul de date trebuie mentinut la intrare dupa tranzitia semnalului de ceas. Daca presupunem ca, pentru un circuit, specificatiile legate de timpii de preafisare si mentinere sunt indeplinite, datele de la intrare (D) vor fi transmise la iesirea Q dupa un timp maxim de propagare raportat la frontul semnalului de ceas (t_p). Aceasta intarziere este dependenta atat de configuratia interna a circuitului cat si de natura si tipul sarcinii comandate. Odata cunoscuti parametrii dinamici pentru registre si bistabile, pot fi determinate constrangeri de timing la nivel de sistem digital. In circuitele secventiale sincrone informatia este prelucrata in secvente, altfel spus comutarile rezultat ale unor operatii asteapta urmatorul front de ceas pentru a fi transmise etajului urmator. Ciclul urmator de ceas nu poate incepe decat daca toate operatiile de comutare din ciclul curent s-au incheiat iar sistemul a ajuns intr-o stare stabila. Astfel, se impune ca perioada semnalului de ceas (T_CLK) sa fie mai mare decat cel mai mare timp de propagare din circuit. Rezulta astfel relatii matematice intre parametrii dinamici ai unui circuit secvential pentru a asigura o functionare optima:

(E4.1)

unde t_{p, logic} reprezinta timpul de propagare cel mai defavorabil al structurii combinationale din sistemul secvential (figura F4.1).

Determinarea timpului de preafisare pentru bistabile

Aplicatia care permite masurarea timpului de preafisare implementeaza un detector de secventa: daca semnalul A precede semnalul B, iesirea Q indica aceasta relatie temporala printr-o tranzitie "LOW-HIGH"; altfel, iesirea Q nu variaza. Aplicatia propusa este prezentata in figura F4.8.

Figura 4.8. Cronogramele unui detector de secventa.

Determinati schema electrica a unui circuit de test pentru aplicatia propusa utilizand un bistabil JK. Masurati avansul minim necesar al semnalului A pentru ca iesirea circuitului de test sa poata reactiona printr-o tranzitie. Valoarea determinata este exact timpul de preafisare al bistabilului JK.

Intrebari si probleme

Studiati in curs si de pe internet functionarea bistabilelor RS si JK.

Link-uri utile:

https://www.play-hookey.com/digital

https://hyperphysics.phy-astr.gsu.edu/HBASE/electronic/digcktcon.html#c1

Prezentati succint dezavantajele utilizarii circuitelor secventiale active pe palier.

Pornind de la structura registrului sincron pe frontul crescator al semnalului de ceas (F4.4), determinati schema electrica pentru un registru sincron pe frontul descrescator al ceasului.

Pe ce front este activ bistabilul D din figura F4.6?

Pe ce front este activ bistabilul JK din figura F4.7?