Porti de transmisie si circuite multiplexoare realizate in tehnologia CMOS

Porti de transmisie si circuite multiplexoare realizate in tehnologia CMOS

Circuitele combinationale pot fi implementate utilizand blocuri de tranzistoare nMOS si pMOS complementare din punct de vedere topologic. Aceasta este modalitatea standard de proiectare a structurilor combinationale utilizand tranzistoare MOS. Exista insa si o alta metoda de proiectare a acestor circuite, pornind de la aplicatia fundamentala a unui tranzistor MOS, aceea de comutator. In cazul acestor circuite structura fundamentala este poarta de transmisie (transmission gate, TG), definita ca fiind un circuit care permite sau nu transmiterea unui semnal intre doua puncte de interes dintr-un circuit.    Structurile combinationale implementate cu porti de transmisie ofera avantajul unui numar mai mic de tranzistoare si inlatura dezavantajul degradarii amplitudinii semnalelor logice in aplicatiile care se bazeaza pe comutatoare.

Obiective

In lucrarea de fata se propune studiul functionarii portilor de transmisie si a multiplexoarelor (MUX) precum si utilizarea acestora in proiectarea unor circuite combinationale mai complexe. Este prezentata o analiza a structurilor acestor circuite la nivel de tranzistor cu scopul de a facilita intelegerea functionarii si a avantajelor care deriva din structurile cu tranzistoare in implementarea sistemelor combinationale.

Fundamentarea teoretica

Comutatoare realizate cu tranzistoare MOS

Tranzistoarele MOS pot fi privite ca si comutatoare care transmit sau nu un semnal in functie de semnalul de comanda aplicat in grila. Pentru tranzistorul cu canal n avem circuitul din figura F3.1a unde presupunem ca la momentul initial condensatorul de sarcina (C_L) este descarcat (V_CL=VSS). Daca semnalul de comanda S este 0 logic, tranzistorul se comporta ca un

Figura F3.1. Tranzistoarele nMOS (a) si pMOS (b) utilizate pentru transmiterea semnalelor

intrerupator deschis, curentul prin tranzistor este zero, iar tensiunea de iesire isi pastreaza nivelul LOW; aceste valori sunt independente de starea intrarii (V_in).

Daca semnalul de comanda este 1 logic, studiem doua cazuri. Primul este acela cand semnalul de la intrare este 1; in aceasta situatie tranzistorul se deschide si incepe sa conduca, transferand de la intrare sarcini pe condensator, incarcandu-l. La inceput nivelul semnalului de la intrare este mai mare decat nivelul semnalului de la iesire (V_out) si curentul de incarcare circula de la stanga la dreapta. Pe masura ce condensatorul se incarca, tensiunea grila-sursa a tranzistorului scade (V_GS=V_G-V_S=VDD-V_CL=VDD-V_out), iar cand iesirea atinge nivelul VDD-V_th tranzistorul se blocheaza. Transferul de sarcini de la intrare catre condensator se intrerupe iar iesirea ramane la nivelul atins, VDD-V_th. Se observa astfel ca nivelul semnalului de iesire este alterat cand semnalul de la intrare este HIGH. Al doilea caz este cand semnalul de la intrare este 0 logic. Condensatorul este incarcat la VDD-V_th, curentul circula de la dreapta la stanga si treptat descarca total condensatorul. Se observa astfel ca transmiterea semnalului LOW se realizeaza corect din punct de vedere al nivelului de tensiune. Pentru tranzistorul pMOS avem circuitul din F3.1.b; o analiza similara conduce la concluzia urmatoare: tranzistorul pMOS transmite corect de la intrare spre iesire semnalul HIGH si degradeaza semnalul LOW.

Dezavantajul major cauzat de transmiterea deteriorata fie a semnalului "0" logic fie a celui de "1" logic este pus in evidenta atunci cand intr-un sistem digital exista un lant de astfel de circuite, fiecare fiind comandat in poarta cu semnalul de iesire al etajului precedent. In acest caz, fiecare etaj de transmisie denatureaza nivelul semnalul transmis cu V_th,n sau ; pentru un semnal de intrare de 3V si o tensiune de prag V_th=0,4V, obtinem dupa trei etaje de tranzistoare nMOS cascadate amplitudinea semnalului HIGH de 1,8V, adica o pierdere de 40%.

Figura F3.2. Lant de comutatoare nMOS care degradeaza amplitudinea

semnalului "1" logic

Figura F3.3. Poarta de transmisie CMOS: structura (a) si simboluri (b), (c).

Poarta de transmisie

Utilizarea tranzistoarelor individuale de tip n sau p ca si comutatoare este limitata la acele circuite in care caderea de tensiune care se pierde pe tranzistorul in conductie nu este critica. Conexiuni serie de astfel de comutatoare nu sunt practice in proiectarea circuitelor digitale. Aceste este motivul pentru care se utilizeaza o combinatie paralela a celor doua tipuri de tranzistoare, realizandu-se astfel comutatoare care transmit fidel ambele nivele ale semnalului de intrare. Circuitul obtinut se numeste poarta de transmisie si este prezentat in F3.3; contine doua tranzistoare complementare conectate in paralel si cu grilele comandate in antifaza. Poarta de transmisie este o structura fundamentala in proiectarea circuitele CMOS. Ea poate fi utilizata ca element de comutatie, multiplexare, rezistenta intre punctele intre care este conectata sau ca element constructiv al circuitelor combinationale mai complexe.

Parametrii portii de transmisie

Parametrul care influenteaza in mod fundamental functionarea circuitului este rezistenta echivalenta in conductie (R_on) intre nodul de intrare si cel de iesire. Parametrii dinamici ai portii de transmisie sunt influentati de aceasta rezistenta, care impreuna cu capacitatea de sarcina (la care se adauga si capacitatile parazite din nodul de iesire) formeaza o celula R_onC de integrare; inversul produsului R_onC determina constanta de timp de incarcare si descarcare a capacitatii. Aceasta constanta de timp determina practic timpul de propagare al semnalelor prin poarta de transmisie. Rezistenta echivalenta se calculeaza ca fiind R_n//R_p, unde R_n si R_p sunt rezistentele echivalente ale tranzistoarelor nMOS si pMOS (pentru o tranzitie LOW-HIGH a tranzistorului pMOS, respectiv HIGH-LOW a tranzistorului pMOS):

(E3.1)

Trebuie remarcat faptul ca cei doi curenti de drena I_n si I_p sunt dependenti de V_out si de regiunea de functionare a fiecarui tranzistor; ecuatiile anterioare nu iau in calcul dependenta patratica a curentului de drena de tensiunile V_DS, dependente evidente in figura F3.4 prin variatia parabolica a celor doua rezistente. F3.4 prezinta graficul de variatie al rezistentelor celor doua tranzistoare si al rezistentei echivalente in functie de tensiunea de iesire in conditiile unei tranzitii LOW-HIGH si cu tranzistoare de dimensiunile W_n/L_n= W_p/L_p=0,5μm/0,25μm. Valoarea relativ constanta a rezistentei echivalente (≈ 8kΩ) simplifica in mare masura analiza performantelor de viteza ale circuitului.

Caracteristica de transfer a portii de transmisie nu este afectata, la o prima analiza, de scalarea dimensiunilor fizice ale tranzistoarelor. Raportul W/L nu modifica semnificativ performantele; o marire a raportului conduce la o micsorare a rezistentei echivalente pentru fiecare tranzistor, asadar si a rezistentei R_on; insa aceasta reducere a rezistentei echivalente se compenseaza cu cresterea capacitatilor parazite de difuzie ale tranzistoarelor. Astfel, ca si regula de proiectare, pentru portile de transmisie se utilizeaza tranzistoare de dimensiuni minime, exceptand cazurile in care circuitul trebuie sa comande sarcini capacitive semnificative.

Figura F3.4. Rezistenta echivalenta R_on in functie de tensiunea de iesire

Circuite implementate cu porti de transmisie

Multiplexoare 2:1

Multiplexoarele sunt circuite care transfera la iesire unul din semnalele de la intrare, in functie de un cuvant de adresa. Metoda de proiectare cu porti de transmisie a circuitelor multiplexoare porneste de la functia logica realizata de poarta de transmisie:

(E3.2)

unde notatiile sunt cele reprezentate in F3.3. Semnalul S controleaza prin valoarea sa logica daca semnalul de intrare se transmite sau nu la iesire. Un circuit alcatuit din doua porti de transmisie si un inversor conectate ca in F3.5.a formeaza un multiplexor 2:1 (doua linii de intrare, o linie de iesire). Functia logica a circuitului MUX 2:1 este data de relatia E3.3 iar in forma tabelara este prezentata in figura F3.5c.

(E3.3)

Extinderea domeniului multiplexoarelor

Multiplexoare 4:1

In practica sunt deseori necesare circuite multiplexoare cu mai multe intrari. Figura F3.6 prezinta schema unui MUX 4:1 format din trei subcircuite MUX 2:1 interconectate. Cele patru intrari I₀, I₁, I₂, I₃ sunt adresate de cele doua linii de adresa A₀ si A₁. Folosind structuri similare se pot obtine circuite MUX 8:1, MUX 16:1, dar si cu mai multe intrari. Generalizand, putem spune ca daca un multiplexor are n biti de adresa, va avea 2ⁿ intrari, iar la un moment dat doar una dintre ele va fi transmisa la iesire.

Figura F3.5. Multiplexor 2:1; structura cu porti de transmisie (a), simbol (b) si

tabel de adevar (c).

Figura F3.6. Multiplexor 4:1; structura cu porti de transmisie (a) si tabel de adevar (b).

Poarta sau-exclusiv

Poarta XOR utilizata frecvent in circuite combinationale (de exemplu, in proiectarea circuitelor aritmetice) utilizeaza poarta de transmisie si inversorul ca elemente constructive, folosind un numar de 6 tranzistoare MOS. Structura la nivel de tranzistor este prezentata in F3.7.

Figura F3.7. Poarta XOR implementata cu TG

Pentru a intelege functionarea circuitului, analizam cazurile B=0 si B=1 separat. Astfel, pentru B=1 inversorul este activat iar poarta de transmisie este dezactivata; rezulta in nodul de iesire semnalul . Pentru B inversorul este dezactivat iar poarta de transmisie determina in nodul de iesire. In ansamblu, circuitul determina la iesirea F tocmai expresia logica a portii sau-exclusiv. Trebuie remarcat faptul ca indiferent de valorile logice ale semnalelor A si B, nodul F este intotdeauna conectat fie la VDD fie la VSS printr-o cale de joasa impedanta, iar circuitul se inscrie in clasa circuitelor combinationale statice.

Desfasurarea lucrarii

Se lanseaza programul OrCAD si aplicatia de gestiune a proiectelor, Capture CIS din meniul Windows si se deschide proiectul creat la Lucrarea 1, iar in fereastra Project Manager, cu click dreapta pe fisierul proiect (~.dsn) se genereaza un nou fisier Schematic. Tot click dreapta pe noul fisier, comanda New Page va genera o noua pagina de editare a circuitelor. Editati in scheme diferite structurile interne pentru poarta de transmisie, MUX 2:1 si poarta XOR, atasati pini de intrare si iesire (portleftL din libraria capsym.olb) si creati simboluri pentru cele trei structuri dupa indicatiile din Lucrarea 1, paragraful 1.3.3. Atribuiti nume sugestive schemelor care vor avea atasate un simbol in biblioteca. Simulati functionarea corecta a circuitelor MUX2:1 si XOR.

Rezistenta R_on a portii de transmisie poate fi calculata din circuitul de test din figura F3.8. Relatia de calcul a rezistentei este derivata din expresia tensiunii de iesire exprimata in functie de tensiunea de intrare, dupa regula divizorului de tensiune:

(E3.4)

Masurati valorile tensiunii de iesire pentru valorile tensiunii de intrare date in tabelul de mai jos si determinati valorile rezistentei portii de transmisie utilizand relatia (E3.4). Trasati variatia rezistentei R_on in functie de tensiunea de iesire pe graficul din figura F3.4.

Figura F3.8. Schema de test (a) pentru determinarea rezistentei echivalente a portii de transmisie si tabel de variatie (b)

Intrebari si probleme

Descrieti procesul de alterare a transmiterii semnalului LOW pentru tranzistorul pMOS din F3.1b.

Analizati regimurile de functionare ale tranzistoarelor care alcatuiesc o poarta de transmisie.

Desenati schema portii XNOR utilizand porti de transmisie. Comparati pentru circuitele XOR si XNOR complexitatea (numarul de tranzistoare) in cazul implementarii cu porti in tehnologie complementara fata de implementarea cu TG.

Determinati schema unui circuit MUX 2:1 utilizand porti logice.

Determinati ecuatia care descrie functionarea unui MUX 4:1 iar apoi desenati schema utilizand porti logice.